[发明专利]具有多器件同步复位识别校正功能的多通道并行采集系统

摘要

本发明公开了一种具有多器件同步复位识别校正功能的多通道并行采集系统，在多通道并行采集系统的N个ADC和FPGA模块中，第1个FPGA模块根据系统复位起始命令发出复位信号完成ADC和DCM的复位操作，产生稳定的FPGA内部的数据工作时钟CCLK₁；第2至第N个FPGA模块分别包含一个同步识别模块和复位控制模块，同步识别模块对上一个FPGA模块的数据工作时钟的延迟值进行调整，采用解串器和序列检测模块对本FPGA与上一个FPGA的数据工作时钟进行同步识别，将同步时的延迟值作为时间间隔，然后根据时间间隔调整复位信号到对应ADC和时钟管理单元的延迟值，从而完成多器件同步复位识别校正。采用本发明可以保证复位的准确性，从而使每次同步复位后多通道数据工作时钟的相位关系是确定的。

主权项

1.一种具有多器件复位控制与同步校正功能的多通道并行采集系统，包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的信号进行采集，将采集数据发送给FPGA模块，ADC模块根据接收的复位信号生成数据同步时钟信号DCLK；FPGA模块中包含时钟管理单元、串并转换模块、数据存储模块和数据处理模块，时钟管理单元根据复位信号和数据同步时钟信号DCLK生成FPGA内部的数据工作时钟CCLK，发送给数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；数据存储模块在数据工作时钟控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；其特征在于：第1个FPGA模块中包括复位产生A模块，复位产生A模块将接收的复位信号RST1进行分路后得到复位信号RSTADC1和RSTDCM1，分别转发给第1个ADC模块和第1个FPGA模块内部的时钟管理单元；第2至第N个FPGA模块中，每个FPGA模块分别配置一个复位控制模块和同步识别模块，复位控制模块包括复位产生B模块、复位同步模块、延迟控制A模块和延迟控制B模块；第i个FPGA中，i＝2,3,…,N，复位产生B模块在接收到识别控制模块的复位信号产生指令后开始生成复位信号RSTi；复位同步模块接收第i‑1个FPGA模块中时钟管理单元生成的数据工作时钟CCLKi‑1，根据CCLKi‑1对复位信号RSTi进行同步，得到同步复位信号RSTi′，分别发送给延迟控制A模块和延迟控制B模块；延迟控制A模块对同步复位信号RSTi′按照延迟值ΔAi进行延迟得到复位信号RSTADCi发送给第i个ADC模块；延迟控制B模块对同步复位信号RSTi′按照延迟值ΔBi进行延迟得到复位信号RSTDCMi发送给第i个FPGA模块的时钟管理单元；第i个FPGA中延迟控制A模块和延迟控制B模块的延迟值ΔAi和ΔBi在多通道并行采集系统初始化时由各FPGA的同步识别模块按照FPGA序号依次进行确定，同步识别模块包括延迟控制C模块、解串器、序列检测模块和识别控制模块，各模块的具体工作为：识别控制模块将延迟控制A模块、延迟控制B模块和延迟控制C模块的延迟值置为0，向复位产生B模块发送复位信号产生指令，然后按照预设周期对延迟控制C模块的延迟值Δ_Ci进行周期性设置，时刻t的延迟值δ表示延迟控制的增加步长，同时监测序列检测模块发送的电平信号，如果是无效电平则继续调整Δ_Ci，否则将当前延迟值Δ_Ci作为时钟CCLK_i与时钟CCLK_i‑1相位差的时间间隔识别控制模块根据进行下一步操作，分为三种情况：如果其中σ表示数据工作时钟边沿抖动的不确定度，则当前延迟值Δ_Ai和Δ_Bi确定；如果T_SCLK表示采样时钟的周期，识别控制模块令延迟值T_CCLK表示数据工作时钟的周期，延迟值Δ_Bi不变，再重新进行同步识别得到时间CCLK_i与时钟CCLK_i‑1相位差的时间间隔如果识别控制模块令延迟值Δ_Bi＝Δ_Bi+T_SCLK，延迟值Δ_Ai不变，再重新进行同步识别得到时间CCLK_i与时钟CCLK_i‑1相位差的时间间隔延迟控制C模块接收第i‑1个FPGA模块中时钟管理单元生成的数据工作时钟CCLKi‑1，按照延迟值ΔCi进行延迟得到延迟后时钟CCLK′i‑1发送给解串器；解串器接收第i个FPGA中时钟管理单元输出的数据工作时钟CCLKi，进行K倍频后对延迟后时钟CCLK′i‑1进行解串，将解串得到的数字序列发送给序列检测模块；序列检测模块对接收的数字序列进行检测，如果检测结果为延迟后时钟CCLK′i‑1与时钟CCLKi同步，向识别控制模块输出有效电平，否则向识别控制模块输出无效电平。