[发明专利]一种ADC内比较器延时校正电路、方法及ADC

摘要

本申请提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路在当前ADC时钟周期初始的预设时长内，控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

主权项

1.一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，其特征在于，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。