[发明专利]一种基于结构加法器顺序重编排的低复杂度FIR滤波器结构在审
| 申请号： | 201610885582.5 | 申请日： | 2016-10-10 |
| 公开（公告）号： | CN106505971A | 公开（公告）日： | 2017-03-15 |
| 发明（设计）人： | 叶文彬;娄鑫 | 申请（专利权）人： | 深圳大学 |
| 主分类号： | H03H17/00 | 分类号： | H03H17/00;H03H17/02 |
| 代理公司： | 深圳市兴科达知识产权代理有限公司44260 | 代理人： | 王翀 |
| 地址： | 518000 广东*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种基于结构加法器顺序重编排的低复杂度FIR滤波器结构，包括乘法模块和乘积累加模块，所述乘积累加单元完成乘积的延时与累加；所述乘积累加单元在完成乘积的延时与累加过程中，对乘系数乘法的乘积先在本地数个相加，然后再进行累加。在本发明的滤波器结构中，乘系数乘法的乘积先在本地两两相加，然后在进行累加，以减小结构加法器有效字长。该结构可以在不明显增大关键路径长度的情况下有效的减小滤波器的硬件复杂度。因此该结构具有结构简单、硬件复杂度低的特点，可以被广泛的应用于低复杂度、低功耗、高性能的VLSI数字信号处理中。 | ||
| 搜索关键词： | 一种 基于 结构 加法器 顺序 编排 复杂度 fir 滤波器 | ||
【主权项】：
一种基于结构加法器顺序重编排的低复杂度FIR滤波器结构，包括乘法模块和乘积累加模块，所述乘积累加单元完成乘积的延时与累加；其特征在于，所述乘积累加单元在完成乘积的延时与累加过程中，对乘系数乘法的乘积先在本地数个相加，然后再进行累加。
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