[发明专利]多通道输出选通开关时序产生结构

摘要

本发明涉及数字集成电路领域，为提出实现时序的正确产生电路。本发明采用的技术方案是，多通道输出选通开关时序产生结构，包括核心逻辑电路部分电路和反馈回路部分电路，核心逻辑部分由N个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成；输入信号FRAME接D触发器1的CP端，输入信号INT接D触发器2的CP端，通过反馈回路产生初始的时钟信号，之后初始的时钟信号通过串联的N个D触发器依次获得N路多通道输出控制时序信号。本发明主要应用于数字集成电路时序设计场合。

主权项

1.一种多通道输出选通开关时序产生结构，其特征是，包括核心逻辑部分电路和反馈回路部分电路，核心逻辑部分由N个D触发器构成，反馈回路部分由一个非门和两个D触发器1、2构成；输入信号FRAME接D触发器1的CP端，输入信号INT接D触发器2的CP端，D触发器1的Q端连接D触发器2的D端；D触发器2的Q端和非门输入端、非门输出端和D触发器1的CDN端分别相连形成反馈回路，通过反馈回路产生初始的时钟信号，N个D触发器以后一个触发器的D端连接前一个触发器的Q端的形式串联在一起，D触发器2的Q端连接串联的N个D触发器中第一个D触发器的D端，初始的时钟信号通过串联的N个D触发器依次获得N路多通道输出控制时序信号；当所述结构处于复位模式时，此时复位信号RST为低电平，D触发器2‑N+2进行复位，即输出信号CLO_SW<0>‑COL_SW<N‑1>的值均被置为0；当所述结构处于正常工作模式时，此时复位信号RST为高电平，所述结构在FRAME信号以及INT信号的触发下，得到N路控制时序。