[发明专利]一种物理不可克隆函数电路

摘要

本发明公开了一种物理不可克隆函数电路，包括：n个级联的数据延迟电路、n个时钟延迟电路和仲裁器；数据延迟电路的控制端用于接收随机控制信号；数据延迟电路的第一输出端和第二输出端分别与下级数据延迟电路的第一输入端和第二输入端相连；n个数据延迟电路的数据端依次分别与n个时钟延迟电路的输入端相连；时钟延迟电路的输出端与仲裁器相连，时钟延迟电路的时终端接收时钟信号；仲裁器用于根据n个时钟延迟电路输出的信号确定输出数据。该电路可以同时引入数据延迟偏差和时钟延迟偏差，增加了数学建模的难度，从而增加PUF电路的安全性。

主权项

1.一种物理不可克隆函数电路，其特征在于，包括：n个级联的数据延迟电路、n个时钟延迟电路和仲裁器；所述数据延迟电路包括第一输入端、第二输入端、控制端、第一输出端、第二输出端和数据端；所述时钟延迟电路包括输入端、输出端和时钟端；所述数据延迟电路的第一输入端和第二输入端用于接收外部的初始信号或上级数据延迟电路输出的信号，所述数据延迟电路的控制端用于接收随机控制信号；所述数据延迟电路的第一输出端和第二输出端分别与下级数据延迟电路的第一输入端和第二输入端相连；n个所述数据延迟电路的数据端依次分别与n个所述时钟延迟电路的输入端相连；所述时钟延迟电路的输出端与所述仲裁器相连，所述时钟延迟电路的时钟端 接收时钟信号；所述数据延迟电路用于根据所述控制信号和第一输入端、第二输入端接收到的信号确定第一输出端和第二输出端所输出的信号；所述时钟延迟电路用于根据所述时钟信号和输入端接收到的信号确定输出端所输出的信号；所述仲裁器用于根据n个所述时钟延迟电路输出的信号确定输出数据。