[发明专利]一种嵌入式闪存及其电流比较读出电路

摘要

本发明公开了一种嵌入式闪存及其电流比较读出电路，包括：行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列位线相交处对应一存储单元，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线相交处对应一冗余存储单元，以在于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载；列译码，用于在读操作时将选中存储单元接至电流比较读出电路；电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出，通过本发明，能够明显提高闪存的读出可靠性。

主权项

1.一种嵌入式闪存，包括：行译码，连接存储器阵列，用于在输入信号控制下选择对应行并输出字线/字线控制信号WL/WLS；存储器阵列，存储器阵列中每行字线/字线控制信号WL/WLS与每列的位线Bitline相交处对应一存储单元bitcell，用于存储信息，存储器阵列中每行字线WL/WLS与冗余位线Dummy Bitline相交处对应一冗余存储单元Dummy bitcell，以于读操作时匹配存储单元电流以及参考电流两端的容性/阻性负载，该存储器阵列中每行字线WL/WLS连接至该行译码的输出，该存储器阵列中每列位线Bitline和冗余位线Dummy Bitline连接至列译码的输入；列译码，用于将选中的位线Bitline和冗余位线Dummy Bitline连接至电流比较读出电路；电流比较读出电路，用于将选中存储单元的信息转换为数字信号输出；所述电流比较读出电路包括偏置电流源Ibias、存储单元电流源Icell、第七NMOS管NM0、第一PMOS管PM0、第二PMOS管PM1以及第一反相器INV1、第二反相器INV2；带隙基准源输出vnbias连接至第七NMOS管NM0栅极，第七NMOS管NM0源极接地，第七NMOS管NM0漏极接第一PMOS管PM0漏极和第一PMOS管PM0、第二PMOS管PM1栅极，第一PMOS管PM0、第二PMOS管PM1源极接电源，第二PMOS管PM1漏极接偏置电流源Ibias一端和该列译码输出CLref，该偏置电流源Ibias另一端接存储单元电流源Icell一端和第一反相器INV1输入端，该存储单元电流源Icell另一端接该列译码输出CL，该第一反相器INV1输出端接该第二反相器INV2输入端，该第二反相器INV2输出端为该电流比较读出电路的输出Dout；所述Ibias端以及Icell端所连接的冗余位线dummy bitline和位线bitline的连线长度相同，并且线上所连接的bitcell数量一致，则冗余位线dummy bitline和位线bitline寄生负载相同。