[发明专利]一种二进制算术减法电路

摘要

本发明公开了一种二进制算术减法电路，包括四个反相器和三个复合逻辑单元，所述三个复合逻辑单元分别为：复合逻辑单元I、复合逻辑单元II和符合逻辑单元III；其中，每个复合逻辑单元均由四个NMOS晶体管和四个PMOS晶体管构成；复合逻辑单元I和复合逻辑单元II结构相同，并均实现异或功能；复合逻辑单元III实现“或与非”逻辑。本发明通过采用改进的复合逻辑电路单元(如图所示的I‑III模块)进行实现，显著减少了MOS晶体管的数目及电路规模，非常适合小型化电路设计。此外，本发明公开的全CMOS减法电路在充放电节点的寄生电容较小，功耗较低，可作为算术单元用于多位减法等电路。

主权项

1.一种二进制算术减法电路，其特征在于，包括四个反相器、输出Li、被减数Ai、减数Bi、低位向本位的借位Si‑1、本位向高位的借位Si和三个复合逻辑单元，所述三个复合逻辑单元分别为：复合逻辑单元I、复合逻辑单元II和复 合逻辑单元III；其中，每个复合逻辑单元均由四个NMOS晶体管和四个PMOS晶体管构成；复合逻辑单元I和复合逻辑单元II结构相同，并均实现异或功能；复合逻辑单元III实现“或与非”逻辑；所述复合逻辑单元I由NMOS晶体管N1、N2、N3和N4以及PMOS晶体管P1、P2、P3和P4组成；所述复合逻辑单元II由NMOS晶体管N4、N5、N6和N7以及PMOS晶体管P4、P5、P6和P7组成；所述符合逻辑单元III由NMOS晶体管N8、N9、N10和N11以及PMOS晶体管P8、P9、P10和P11组成；复合逻辑单元I实现被减数Ai和减数Bi异或，即M＝Ai⊕Bi，其中M是复合逻辑单元I的输出，⊕为异或；四个反相器分别利用被减数Ai、减数Bi、低位向本位的借位Si‑1和复合逻辑单元I的输出M产生反相信号Avi、Bvi、Svi‑1和Mv；复合逻辑单元II也实现异或功能，产生复合逻辑单元II的输出Li，且Li＝M⊕Si‑1；复合逻辑单元I中，P0和N3的栅极均接到Ai，P1和N1的栅极均接到Bi，P2和N2的栅极均接到Avi，P3和N0的栅极均接到Bvi，其中，Avi和Bvi分别代表Ai和Bi的反相信号；P0和P1并联连接，P0和P1源极均连接到电源，P0和P1的漏极与P2和P3的源极连接在一起，P2和P3并联连接，P2和P3的漏极与N2和N3的漏极连接在一起作为复合逻辑单元I的输出M；N0和N1的源极均接至地，N0的漏极与N2的源极相连，N1的漏极与N3的源极相连，N0和N2以串联方式连接，N1和N3以串联方式连接；所述复合逻辑单元II中，P4和P5以并联方式连接，P6和P7以并联方式连接，P4和N5的栅极均接到Si‑1，P5和N7的栅极均接到模块I的输出M，P6和N6的栅极均接到Svi‑1，P7和N4的栅极均接到Mv，其中，Mv为模块I输出M的反相信号；P4和P5源极均连接到电源，P4和P5的漏极与P6和P7的源极连接在一起，P6和P7的漏极与N6和N7的漏极连接在一起作为该逻辑单元的输出Li；N4和N6以串联方式连接，N5和N7以串联方式连接，N4和N5的源极均接至地，N4的漏极与N6的源极相连，N5的漏极与N7的源极相连；所述复合逻辑单元III中，P8和N10的栅极均接到Bvi，P9和N9的栅极均接至复合逻辑单元I的输出M，P10和N11的栅极均接到Ai，P11和N8的栅极均接到Svi‑1，其中，Svi‑1代表Si‑1的反相信号；N8和N9以并联方式连接，N10和N11以并联方式连接，N8和N9源极均连接至地，N8和N9的漏极与N10和N11的源极连接在一起，N10和N11的漏极与P10和P11的漏极连接在一起作为复合逻辑单元III的输出Si，P8和P10以串联方式连接，P8和P9的源极均接至电源，P8的漏极与P10的源极相连，P9和P11以串联方式连接，P9的漏极与P11的源极相连。