[发明专利]一种高速CMOS相机成像方法及系统

摘要

本发明提供一种高速CMOS相机成像系统，FPGA控制单元包括多个数据采集模块、数据对齐模块和数据处理模块；数据采集模块包括存储深度为2*N‑1为的第一寄存器，数据对齐模块包括存储深度为N的N个第二寄存器；数据对齐模块自动识别第二寄存器的值并和完整训练数据序列比较找出目标第二寄存器；数据处理模块按照像元时钟周期锁存目标第二寄存器进行数据读取；本发明针对高速CMOS相机多通道LVDS串行数据对齐的难题，在FPGA内部实现了基于寄存器的滑动窗口数据流自动对齐模块，在空闲状态，该模块自动识别串行通道发送的训练数据，并锁定滑动窗口。后续数据处理模块可以按象元时钟频率对该滑动窗口寄存器进行数据读取，实现了数据串并转换和数据采集。

主权项

一种高速CMOS相机成像方法，其特征在于：包括以下步骤：步骤一：数据生成1)CMOS图像传感器采集图像，生成多个通道的图像数据和图像数据控制信号；步骤二：生成锁存数据序列2.1)空闲状态的CMOS图像传感器根据自身输出像素位数的不同，CMOS图像传感器各通道输出与之对应的原始训练数据序列；2.2)以(2*N‑1)bit为基本长度，存储训练数据序列，所述训练数据序列在每个采集时钟周期更新一次；在每个采集时钟周期具有一个Nbit长度的完整训练序列；其中N为CMOS图像传感器输出图像数据的量化位数；2.3)在每段存储的训练数据序列中任取Nbit长度的连续数据，形成N个待锁存数据序列；2.4)将N个待锁存数据序列分别和完整训练序列对比，若对比结果一致，则以图像数据的像元时钟频率为锁存周期，将该待锁存数据序列锁存作为锁存数据序列；步骤三：图像数据的输出当得到所有通道的锁存数据序列，CMOS图像传感器完成曝光和图像数据的输出，按照像元时钟频率读取锁存数据序列，并将锁存数据序列发送至主机。