[发明专利]一种基于FPGA的位同步时钟提取方法及装置在审
| 申请号： | 201610994547.7 | 申请日： | 2016-11-11 |
| 公开（公告）号： | CN106533432A | 公开（公告）日： | 2017-03-22 |
| 发明（设计）人： | 丰泳翔;韩卓定;陈紫业;郑旎杉;陈小桥 | 申请（专利权）人： | 武汉大学 |
| 主分类号： | H03L7/081 | 分类号： | H03L7/081;H03L7/093;H03L7/18;G06F1/02 |
| 代理公司： | 武汉科皓知识产权代理事务所(特殊普通合伙)42222 | 代理人： | 彭艳君 |
| 地址： | 430072 湖*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明涉及通信技术领域，具体涉及一种基于FPGA的位同步时钟提取方法及装置，包括外部CK信号，包括信号发生模块、模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘控制模块；外部CK信号输入信号发生模块，信号发生模块依次连接模拟信号传输模块、待测信号调理模块、信号处理模块、显示屏模块和键盘模块；信号发生模块用于产生测试m序列；模拟信号传输模块用于m序列滤波、衰减；待测信号调理模块用于m序列放大、整形；信号处理模块用于从m序列提取位同步时钟信号；显示屏模块用于频率显示；键盘控制模块用于控制键盘。该方法及装置利用m序列的自相关性质和新型锁相环方法，实现100kHz‑350kHz信号的位同步时钟提取，系统工作稳定。 | ||
| 搜索关键词： | 一种 基于 fpga 同步 时钟 提取 方法 装置 | ||
【主权项】：
一种基于FPGA的位同步时钟提取方法，其特征在于，包括以下步骤：步骤1，外部CK信号输入信号发生模块，产生测试m序列；步骤2，步骤1所得测试m序列经模拟信号传输模块进行信号在传输过程的衰减与波形损失模拟；步骤3，将步骤2得到的模拟传输衰减损失的m序列通过待测信号调理模块进行输入信号处理模块前的预处理；步骤4，将步骤3得到的m序列输入信号处理模块，在信号处理模块内经过测频与锁相，得到提取出的位同步时钟信号，并且通过显示屏模块显示。
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