[发明专利]首达模块及判断输入信号到达次序的方法

摘要

本发明涉及一种首达模块及判断输入信号到达次序的方法，首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入，每路时序信号输入都主要由非门、三输入与门和二输入或门组成，每路信号的输出都受到所有输入端的影响，单路输入也同样影响每一路信号的输出。将首达模块和一输入时序译码器连接成判断输入信号到达次序的电路，然后再进行输入信号到达次序的判断得到了一种判断输入信号到达次序的方法。本发明制得的首达模块设计巧妙，具有可扩展性和通用性，本发明的判断输入信号到达次序的方法操作简单，效率和精度高。

主权项

一种首达模块，其特征是：所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入：该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n‑1)输入与门的输出，所述(n‑1)输入与门的输入为其它(n‑1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。