[发明专利]时序译码器

摘要

本发明涉及一种时序译码器，该时序译码器由一输入时序译码器和首达模块串联和并联组成，首达模块为耦合控制电路，包括一路片选信号输入和至少两路时序信号输入，每路时序信号输入都主要由非门、三输入与门和二输入或门组成，每路信号的输出都受到所有输入端的影响，单路输入也同样影响每一路信号的输出，串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同。本发明的时序译码器在相等输入信号路数的情况下，能够显著提升译码能力，得到更多的输出信号线数，同时可以加快数据传输速度。

主权项

1.一种时序译码器，其特征是：所述时序译码器由一输入时序译码器和不同输入信号路数的首达模块串联和并联组成；所述一输入时序译码器包括一路片选信号输入和一路时序信号输入，所述时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，所述时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出；所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入，该每路时序信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n‑1)输入与门的输出，所述(n‑1)输入与门的输入为其它(n‑1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出；所述串联是指不同输入信号路数的首达模块按照输入信号路数的数值大小顺序连接，串联电路的末端为与2输入首达模块连接的一输入时序译码器；所述并联是指相同输入信号路数的首达模块并列地连接在不同的串联电路中，相同输入信号路数的首达模块两端的首达模块的输入信号路数分别相同；当时序译码器的输入路数为N，首达模块的输入路数为n，2≤n≤N时，N输入时序译码器的内部含有N！个一输入时序译码器和N！/n！个n输入首达模块；所述N输入时序译码器内部电路的具体连接方式为：N输入首达模块的时序信号输出电路端编号为1,2,...i...,N，(N‑1)输入首达模块的编号为1,2,...i...,N，N输入首达模块编号为i的时序信号输出电路端与编号为i的(N‑1)输入首达模块的片选信号输入电路端连接，N输入首达模块除编号i以外的(N‑1)个时序信号输出电路端对应的输入端与编号为i的(N‑1)输入首达模块的(N‑1)个时序信号输入电路端一一对应连接，依照此规律将不同首达模块按照输入信号路数n的大小顺序排列；2输入首达模块的时序信号输出电路端为A1和B1，A1对应的输入端为A，B1对应的输入端为B，当连接到2输入首达模块时，2输入首达模块的时序信号输出电路端A1与一输入时序译码器P的片选信号输入电路端连接，2输入首达模块的时序信号输出电路端B1与一输入时序译码器Q的片选信号输入电路端连接，2输入首达模块的时序信号输入电路端A与一输入时序译码器Q的时序信号输入电路端连接，2输入首达模块的时序信号输入电路端B与一输入时序译码器P的时序信号输入电路端连接。