[发明专利]一种基于FPGA的潜在目标排序方法

摘要

本发明公开了一种基于FPGA的潜在目标排序方法，其具体步骤为搭建包括输入控制模块、并行比较模块、脉动排序模块和输出控制模块的基于FPGA的潜在目标排序系统；输入控制模块实现对待排序数据集个数N的配置和待排序数据缓存；并行比较模块并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块提供排序后数据集读取接口，以供外部读取。本发明实现了对弹上图像处理中潜在目标的排序，利用并行比较结构，获得了比DSP等处理器更高的实时性。

主权项

一种基于FPGA的潜在目标排序方法，其特征在于具体步骤为：第一步 搭建基于FPGA的潜在目标排序系统基于FPGA的潜在目标排序系统，包括：输入控制模块、并行比较模块、脉动排序模块和输出控制模块；输入控制模块实现对待排序数据集最大个数N的配置；并行比较模块用于并行比较待排序数据与已排序数据，并且设置标志位；脉动排序模块利用并行比较标志位进行数据排序；输出控制模块将排序完毕的数据依次存放到双口RAM中以供外部读取；设待排序数据集为{D_i}，D_i均大于0，i=1，2，……，N，D_i的排序原则为从大到小；第二步 输入控制模块实现对待排序数据集个数N的配置和待排序数据缓存用户按照配置时序要求对待排序数据集个数N进行配置，输入控制模块实现对配置参数的锁存；通过FIFO对输入数据进行缓存，当检测到FIFO中可读数据个数达到N时，从FIFO中依次读出N个数据，送入并行比较模块；第三步 并行比较模块并行比较待排序数据与已排序数据，并且设置标志位排序的过程数据存放在元素个数为N的移位寄存器中，元素初值为0；D_i与移位寄存器中的N个数据进行并行比较，当D_i大于移位寄存器中的数据时，对应标志位设置为1；当D_i小于等于移位寄存器中的数据时，对应标志位设置为0；第四步 脉动排序模块利用并行比较标志位进行数据排序脉动排序模块根据移位寄存器中的N个标志位，找出D_i预插入移位寄存器中的位置；移位寄存器中标志位为1的数据顺序右移，D_i覆盖从左到右第一个标志位设置为1的寄存器值；第五步 输出控制模块提供排序后数据集读取接口，以供外部读取输出控制模块检测到第N个数据完成脉动排序后，将排序后的数据按照从大到小的顺序依次写入双口RAM中，其中首地址为最大值，并给出排序完成标志，以供外部读取。