[发明专利]一种有限长冲激响应滤波电路及可编程逻辑器件

摘要

一种有限长冲激响应滤波电路及可编程逻辑器件。本发明提供了一种FIR电路及FPGA，该FIR电路包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与第一输入端x及第一输入级联数据cx i连接的第一支路、与第二输入端h连接的第二支路、连接加法器与输出端p的第三支路，第一支路输出第一输出级联数据cxo，第一支路的输出结果与第二支路的输出结果输入乘法器，乘法器的输出结果连接至加法器，加法器将乘法器的输出结果与第二输入级联数据cp i进行运算，输出第二输出级联数据cpo；第一支路、第二支路及第三支路由硬核配置形成。本发明不需要通过外部的寄存器和绕线，解决了现有需要借助DSP外部资源配置实现多通道收缩型FIR的问题。

主权项

一种有限长冲激响应滤波电路，其特征在于，包括：第一输入端x、第二输入端h、输出端p、乘法器及加法器、与所述第一输入端x及第一输入级联数据cxi连接的第一支路、与所述第二输入端h连接的第二支路、连接所述加法器与所述输出端p的第三支路，所述第一支路输出第一输出级联数据cxo，所述第一支路的输出结果与所述第二支路的输出结果输入所述乘法器，所述乘法器的输出结果连接至所述加法器，所述加法器将所述乘法器的输出结果与第二输入级联数据cpi进行运算，输出第二输出级联数据cpo；所述第一支路包括选择器mux0、依次级联的输入寄存器reg0、输入寄存器reg1、输入寄存器reg2、选择器mux1、选择器mux2及选择器mux6；所述选择器mux0用于选择数据为所述第一输入端x或者所述第一输入级联数据cxi，所述第一选择器mux0的输出连接所述输入寄存器reg0、所述选择器mux1及选择器mux2，所述输入寄存器reg0的输出连接所述输入寄存器reg1、所述选择器mux1及选择器mux2，所述输入寄存器reg1的输出连接所述输入寄存器reg2及所述选择器mux1，所述选择器mux1输出所述第一输出级联数据cxo，所述选择器mux2的输出连接所述选择器mux6，所述选择器mux6的输出结果输入所述乘法器；所述第二支路包括输入寄存器reg4、选择器mux4，所述输入寄存器reg4的输入连接所述第二输入端h，所述输入寄存器reg4的输出连接所述4选择器mux4，所述选择器mux4用于选择是否旁路所述输入寄存器reg4，所述选择器mux4的输出结果输入所述乘法器；所述第三支路包括输出寄存器reg7、选择器mux8，所述输出寄存器reg7的输入连接所述加法器，所述输出寄存器reg7的输出连接所述选择器mux8，所述选择器mux8用于选择是否旁路所述输出寄存器reg7，所述选择器mux8连接所述输出端p，所述选择器mux8输出所述第二输出级联数据cpo；在所述乘法器与所述加法器之间，还设置有流水线寄存器reg6及选择器mux7，所述选择器mux7用于选择是否旁路所述流水线寄存器reg6。