[发明专利]应用于信息安全的杂凑算法的硬件实现系统

摘要

本发明属于信息安全领域，具体涉及一种应用于信息安全的杂凑算法的硬件实现系统。本发明的硬件结构满足《SM3密码杂凑算法》(以下简称《算法》)的规范。《算法》规定可处理最大263‑1比特的消息，并对消息进行分组处理，每组处理的数据宽度固定为512比特，若最后一组消息不足512比特，则使用《算法》中5.2节规定的填充算法扩展至512比特，《算法》采用迭代处理的结构，每组消息的处理结果固定为256比特，最后一组迭代结果为最终算法结果。

主权项

一种应用于信息安全的杂凑算法的硬件实现系统，其特征在于，该系统包括：消息输入模块，其用于按照SoC片内互连总线协议获取消息，并发送至消息填充模块；消息填充模块，其用于满足《SM3密码杂凑算法》中5.2节的填充算法规范，将输入的消息填充至512比特；消息扩展模块，其用于满足《SM3密码杂凑算法》中5.3.2节的扩展算法中W扩展与W’扩展的规范，对512比特消息进行扩展，W扩展将原消息扩展至2176比特，W’扩展采用W扩展结果得到2048比特数据，共计4224比特；每组消息的压缩迭代过程需要连续64次循环调用压缩变量模块与压缩运算模块：所述压缩变量模块，其用于满足《SM3密码杂凑算法》中4.3节的布尔运算FF与布尔运算GG，以及5.3.3节中规定的生成变量SS1、SS2、TT1、TT2；压缩运算模块，其用于满足《SM3密码杂凑算法》中4.4节的置换函数P0与置换函数P1，以及5.3.3节中规定的生成变量A、B、C、D、E、F、G、H；每组512比特的消息进行一轮消息迭代，所有消息迭代结束后产生最终结果；下面描述所述消息扩展模块、压缩变量模块、压缩运算模块三个模块中消息的运算时序；定义《SM3密码杂凑算法》中5.3.2节的扩展算法中W扩展使用的存储空间为W空间共512比特，W’扩展使用的空间为W’空间共32比特；时钟周期T0：消息扩展模块的启动周期，满足《SM3密码杂凑算法》中5.3.2节的扩展算法生成数据W16与W’0；时钟周期T1：消息扩展模块生成W17与W’1，压缩变量模块与压缩运算模块启动并使用W0及T0周期生成的W’0，将T0周期生成的W16存储至W0的空间；时钟周期T2：消息扩展模块生成W18与W’2，压缩变量模块与压缩运算模块使用W1及T1周期生成的W’1，将T1周期生成的W17存储至W1的空间；时钟周期T3：消息扩展模块生成W19与W’3，压缩变量模块与压缩运算模块使用W2及T2周期生成的W’2，将T2周期生成的W18存储至W2的空间；时钟周期T4：消息扩展模块生成W20与W’4，压缩变量模块与压缩运算模块使用W3及T3周期生成的W’3，将T3周期生成的W19存储至W3的空间；由此直至‑时钟周期T17：消息扩展模块生成W33与W’17，压缩变量模块与压缩运算模块使用T0周期生成的W16及T16周期生成的W’16，系统将T16周期生成的W32存储至W16的空间，即W0的空间；由此直至‑时钟周期T51：消息扩展模块的W扩展运算完成，W’扩展运算生成W’51，压缩变量模块与压缩运算模块使用之前生成的W16与W’16，系统将T50周期生成的W66存储至W50的空间，即W2的空间；由此直至‑时钟周期T63：消息扩展模块的W’扩展运算完成；时钟周期T64：压缩变量模块与压缩运算模块运算完成。