[发明专利]一种基于异构双模冗余的抗辐射加固锁存器有效
申请号: | 201611072873.9 | 申请日: | 2016-11-29 |
公开(公告)号: | CN106788379B | 公开(公告)日: | 2019-10-01 |
发明(设计)人: | 黄正峰;姚慧杰;凤志成;梁华国;易茂祥;欧阳一鸣;鲁迎春;徐秀敏 | 申请(专利权)人: | 合肥工业大学 |
主分类号: | H03K19/003 | 分类号: | H03K19/003;H03K3/037 |
代理公司: | 合肥金安专利事务所(普通合伙企业) 34114 | 代理人: | 吴娜 |
地址: | 230009 安*** | 国省代码: | 安徽;34 |
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摘要: | 本发明涉及一种基于异构双模冗余的抗辐射加固锁存器,包括第一存储单元、传输单元、第二存储单元和C单元;所述第一存储单元、传输单元、第二存储单元的信号输入端均接输入信号D,所述第一存储单元的信号输出端与C单元的第一信号输入端相连,所述第二存储单元的信号输出端与C单元的第二信号输入端相连,所述传输单元的信号输出端接C单元的信号输出端,C单元的信号输出端作为抗辐射加固锁存器的输出端。本发明中施密特触发器的SET过滤功能,使得锁存器在透明期过滤SET脉冲;本发明使用的第一存储单元和第二存储单元都具有容忍单点和双点翻转的能力,将其与C单元结合,使锁存器可以容忍单点翻转和多点翻转,具有很好的容错性能。 | ||
搜索关键词: | 一种 基于 双模 冗余 辐射 加固 锁存器 | ||
【主权项】:
1.一种基于异构双模冗余的抗辐射加固锁存器,其特征在于:包括第一存储单元(1)、传输单元(2)、第二存储单元(3)和C单元(4);所述第一存储单元(1)由4组晶体管对组成,每对晶体管对由两个NMOS管和一个PMOS管组成;所述传输单元(2)由一个传输门TG3、一个反相器INV和一个施密特触发器组成;所述第二存储单元(3)由4组晶体管对组成,其中两组为两个NMOS管,一个PMOS管,另外两组为两个PMOS管,一个NMOS管;所述C单元(4)由两个PMOS晶体管和两个NMOS晶体管组成;所述第一存储单元(1)、传输单元(2)、第二存储单元(3)的信号输入端均接输入信号D,所述第一存储单元(1)的信号输出端与C单元(4)的第一信号输入端相连,所述第二存储单元(3)的信号输出端与C单元(4)的第二信号输入端相连,所述传输单元(2)的信号输出端接C单元(4)的信号输出端,C单元(4)的信号输出端作为抗辐射加固锁存器的输出端;所述第一存储单元(1)所包含的4组晶体管对分别为第一组晶体管对、第二组晶体管对、第三组晶体管对和第四组晶体管对;所述第一组晶体管对由M1管、N1管和N12管组成,M1管的源极接VDD,M1管的栅极接N12管的源极,M1管的漏极和N1管的漏极相连,N1管的源极接GND,N1管的栅极接N4管的漏极,N12管的源极接M1管的栅极,N12管的栅极接CLK时钟信号,N12管的漏极和M2管的漏极相连;所述第二组晶体管对由M2管、N2管和N23管组成,M2管的源极接VDD,M2管的栅极接N23管的源极,M2管的漏极和N2管的漏极相连,N2管的源极接GND,N2管的源极栅极接N1管的漏极,N23管的源极接M2管的栅极,N23管的栅极接CLK时钟信号,N23管的漏极和M3管的漏极相连;所述第三组晶体管对由M3管、N3管和N34管组成,M3管的源极接VDD,M3管的栅极接N34管的源极,M3管的漏极和N3管的漏极相连,N3管的源极接GND,N3管的栅极接N2管的漏极,N34管的源极接M3管的栅极,N34管的栅极接CLK时钟信号,N34管的漏极和M4管的漏极相连;所述第四组晶体管对由M4管、N4管和N41管组成,M4管的源极接VDD,M4管的栅极接N41管的源极,M4管的漏极和N4管的漏极相连,N4管的源极接GND,N4管的栅极接N3管的漏极, N41管的源极接M4管的栅极,N41管的栅极接CLK时钟信号,N41管的漏极和M1管的漏极相连;所述第二存储单元(3)包括所包含的4组晶体管对分别为第五组晶体管对、第六组晶体管对、第七组晶体管对和第八组晶体管对;所述第五组晶体管对由M5管、N5管和N34管组成,M5管的源极接VDD,M5管的栅极接M8管的漏极,M5管的漏极和N5管的漏极相连,N5管的源极接GND,N5管的栅极和N34管的源极相连,N34管的源极和N5管的栅极相连,N34管的栅极接CLK时钟信号,N34管的漏极接M6管的漏极;所述第六组晶体管对由M6管、N6管和M45管组成,M6管的源极接VDD,M6管的栅极和M5管的漏极相连,M6管的漏极和N6管的漏极相连,N6管的源极接GND,N6管的栅极接M7管的漏极,M45管的源极和M6管的漏极相连,M45管的栅极接CLKB时钟信号,M45管的漏极和M7管的栅极相连;所述第七组晶体管对由M7管、N7管和M56管组成,M7管的源极接VDD,M7管的栅极和M45管的漏极相连,M7管的漏极和N7管的漏极相连,N7管的源极接GND,N7管的栅极和N56管的源极相连,N56管的源极和N7管的栅极相连,N56管的栅极接CLK时钟信号,N56管的漏极和M8管的漏极相连;所述第八组晶体管对由M8管、N8管和M63管组成,M8管的源极接VDD,M8管的栅极和M7管的漏极相连,M8管的漏极和N8管的漏极相连,N8管的源极接GND,N8管的栅极和M5管的漏极相连,M63管的源极和M8管的漏极相连,M63管的栅极接CLKB时钟信号,M63管的漏极与M5管的栅极相连;所述M1管、M2管、M3管和M4管均为PMOS晶体管,所述N1管、N2管、N3管、N4管、N12管、N23管、N34管和N41管均为NMOS晶体管;所述M5管、M6管、M7管、M8管、M45管和M63管均为PMOS晶体管,所述N5管、N6管、N7管、N8管、N34管和N56管均为NMOS晶体管。
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