[发明专利]一种基于单调性电容开关的模数转换器

摘要

本发明公开了一种基于单调性电容开关的模数转换器，包括含有非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列；本发明采用单一性电容开关结构，电容阵列采用分段电容，比较器中加入M9减少误差电压，提升版图后仿的比较速度，在自举开关中加入非交叠时钟可以提升线性度，并且提出一种产生异步的控制结构，本发明降低了功耗，同时版图面积较小。

主权项

一种基于单调性电容开关的模数转换器，其特征在于：包括非交叠时钟、自举开关、比较器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑单元、DAC电容阵列，其中，非交叠时钟的CLK输入端连接采样信号，非交叠时钟的CLK_1N输出端和CLK_2N输出端分别连接自举开关的CLK_1N输入端和CLK_2N输入端，自举开关的Vin输入端连接输入信号，自举开关的Vout输出端分别连接比较器的VIN输入端和DAC电容阵列的输出端；比较器的Vbias偏置端接偏置电压模块；比较器的两个输出端，一方面连接一个与门的两输入端，比较器的Valid输出端连接内部时钟产生单元的Valid输入端,内部时钟产生单元的SAMPLE输入端连接采样信号，内部时钟产生单元的C1输出端至C10输出端分别与DAC控制逻辑单元的C1输入端至C10输入端对应连接；比较器的两个输出端另一方面分别与DAC控制逻辑单元的OUTN输出端和OUTP输出端对应连接；DAC控制逻辑单元的CAP_N输出端连接对应的DAC电容阵列的输入端；DAC控制逻辑单元的CN端和CP端分别连接异步延时逻辑单元的CNi输入端和CPi输入端，内部时钟产生单元的C2‑C10端连接异步延时逻辑单元的C2‑C10端,异步延时逻辑单元的Si2至Si10输出端接入对应S2至S10输入端，比较器的Valid输出端连接异步延时逻辑单元的Valid输入端,内部时钟产生单元C1输出端连接异步延时逻辑单元的C1输入端,V_CLC输出端连接比较器的V_CLC输入端，外设参考电压Vref输出端连接DAC控制逻辑单元的Vref输入端。