[发明专利]一种TigerSharc DSP快速加载方法

摘要

本发明属于嵌入式计算机领域，涉及一种TigerSharc DSP快速加载方法。本方法使用FPGA作为传输中介，利用TigerSharc DSP的LINK接口高速数据传输优势，由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，从而实现DSP程序加载。其有益效果是充分利用了FPGA灵活的接口特性及并行化硬件化的处理特点，构建基于LINK接口的加载环境，可在不改变系统硬件条件的基础上，提高DSP的加载速度，缩短启动时间。

主权项

1.一种TigerSharc DSP快速加载方法，其特征是，由FPGA通过DSP局部总线读取FLASH中存储的程序数据，在FPGA内部经过FIFO进行数据缓存，同时按照LINK接口传输协议向DSP的LINK接口传送数据，从而实现DSP程序加载，具体步骤如下：a)DSP加载及总线权控制：在FPGA中将TigerSharc DSP的BMS管脚状态置为‘1’,配置DSP为从加载模式；在FPGA中通过对DSP的HBR管脚状态进行控制，实现总线权限的获取和释放；DSP加载完成前将HBR管脚状态置为‘0’，DSP释放局部总线权控制权给外部设备；当FPGA读取FLASH数据完成后，将DSP的HBR管脚状态置为‘1’，将DSP局部总线使用权归还DSP；b)FLASH读控制：在FPGA中对FLASH的复位信号、片选使能信号、输出使能、写使能信号进行控制；FLASH的复位信号在DSP复位期间置为有效态，DSP复位结束后置为无效；FLASH的片选使能信号和输出使能信号在DSP复位结束后CE和OE置为有效态，当FLASH数据读取完成后置为无效态；FLASH写信号置无效态；c)FIFO写控制：在FPGA内部开辟深度为16，宽度为8的FIFO缓冲区对读入的FLASH数据进行缓冲，FIFO读写时钟采用2倍的LINK接口时钟；FIFO写控制分为4个状态，复位时为状态S0；复位结束后进入S1状态，在S1状态将FIFO写信号置为有效态，判断FIFO是否已满及FLASH数据是否已读完，当FIFO未满且FLASH数据未读完继续留在S1状态，当FIFO已满跳转至S2状态，当FLASH数据已读完跳转至S3状态；在S2状态将FIFO写信号置为无效态，判断FIFO满状态及FLASH数据状态，当FIFO未满且FLASH数据未读完时跳转至S1状态，否则留在S2状态；在S3状态将FIFO写信号置为无效态，并最终停在S3状态，状态机结束；d)FIFO读控制：FIFO读控制分为2个状态，复位或FIFO空或LINK口不允许发送时处于S4状态，在S4状态将FIFO读信号置为无效态，当复位结束且FIFO不空且LINK口允许发送时跳转至S5状态；在S5状态将FIFO读信号置为有效态，若FIFO空或LINK口不允许发送，则跳转至S4状态，否则继续留在S5状态；e)LINK接口发送控制：在FPGA中按照LINK接口发送时序产生LxCLKIN、LxCLKOUT、LxDAT、LxDIR信号；LxCLKOUT信号为LINK发送数据的参考时钟；LxCLKIN信号为DSP端LINK接收端口的应答信号，高表示可以接收数据，低表示不能接收数据，FPGA中通过对该信号的监测判断DSP端LINK接口是否允许发送数据；LxDAT信号为待发送的数据，共8位数据线，从FIFO缓冲区读出；LxDIR信号代表信号传输方向，FPGA中置为‘1’,表示FPGA为发送方；f)步骤a),b),c),d),e)均在FPGA中实现，各步并行执行。