[发明专利]PCIe链路弹性缓冲区电路

摘要

本发明提供一种PCIe链路弹性缓冲区电路，包括：写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、8B/10B解码模块(8)、接收状态产生模块(9)。本发明通过电路自动检测PCIe链路接收数据缓冲区空、满状态，添加和删除SKIP有序集，管理PCIe端口接收端每个接收通道数据的弹性写入和弹性读出操作，校正链路数据接收缓冲区写时钟和读时钟之间的频率累积偏差，完成发送和接收端口数据传输速率的精确匹配，防止接收缓冲区上溢和下溢引起的数据损坏和丢失，保证了接收数据的完整性，实现PCIe链路数据的高速、高可靠传输。

主权项

1.一种PCIe链路弹性缓冲区电路，其特征在于，包括写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、8B/10B解码模块(8)、接收状态产生模块(9)，其中写数据和数据标志产生模块(1)、写指针控制模块(2)、写深度计算模块(3)、弹性缓冲区存储器(4)、读指针控制模块(6)，共同完成写数据和数据标志产生模块(1)输入数据到弹性缓冲区存储器(4)的写入操作；弹性缓冲区存储器(4)、读数据和数据标志产生模块(5)、读指针控制模块(6)、读深度计算模块(7)、写指针控制模块(2)，共同完成有效数据从弹性缓冲区存储器(4)读出，并最终从读数据和数据标志产生模块(5)的输出的操作；所述写数据和数据标志产生模块(1)，接受PHY接收数据，对数据做检测处理后，输出SKIP信号到写指针控制模块(2)、输出24位的数据到弹性缓冲区存储器(4)；所述写指针控制模块(2)，输出4位的写指针到弹性缓冲区存储器(4)，输出写指针已在缓冲区中心位置指示信号到读深度计算模块(7)；所述写深度计算模块(3)，是独立的写缓冲区深度判断电路，输出写时钟域的缓冲区容量指示信号ES_HIGH到写数据和数据标志产生模块(1)、写指针控制模块(2)；所述弹性缓冲区存储器(4)，输出数据到读数据和数据标志产生模块(5)；所述读数据和数据标志产生模块(5)，输出读数据中有SKIP字符的标志位SKIP信号到读指针控制模块(6)、接收状态产生模块(9)，输出20位的数据到8B/10B解码模块(8)；所述读指针控制模块(6)，输出读指针信号到弹性缓冲区存储器(4)，输出读指针已在缓冲区中心位置指示信号到写深度计算模块(3)；所述读深度计算模块(7)，是独立的读缓冲区深度判断电路，输出读时钟域的缓冲区容量指示信号ES_LOW到读指针控制模块(6)，输出缓冲区下溢信号ES_UFLOW、上溢信号ES_OFLOW信号到读指针控制模块(6)和接收状态产生模块(9)；所述8B/10B解码模块(8)，对读数据和数据标志产生模块(5)输出的数据进行解码，完成PIPE接收数据解码输出，以及将解码状态输出到接收状态产生模块(9)；所述接收状态产生模块(9)，与读数据和数据标志产生模块(5)、读深度计算模块(7)、8B/10B解码模块(8)相连，收集上述模块输出的状态信号，完成PIPE接收状态信号生产及输出。