[发明专利]一种测试电路、闪存和测试系统在审
| 申请号： | 201611249254.2 | 申请日： | 2016-12-29 |
| 公开（公告）号： | CN108257644A | 公开（公告）日： | 2018-07-06 |
| 发明（设计）人： | 胡洪;张赛;张建军 | 申请（专利权）人： | 北京兆易创新科技股份有限公司 |
| 主分类号： | G11C29/56 | 分类号： | G11C29/56 |
| 代理公司： | 北京润泽恒知识产权代理有限公司 11319 | 代理人： | 苏培华 |
| 地址： | 100083 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种测试电路、闪存和测试系统，测试电路包括：第一加压模块，与闪存中至少一个叠栅NMOS管的栅端相连，接收第一耐压控制信号和擦除控制信号，当第一耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，与闪存中至少一个叠栅NMOS管的PWELL端相连，接收第二耐压控制信号和擦除控制信号，当第二耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的PWELL端施加负电压。本发明在进行耐压测试过程中，存储单元没有Over‑erase效应产生，无需进行Over‑erase Correction的过程，因此，有效减小了耐压测试时间和耐压测试成本。 | ||
| 搜索关键词： | 控制信号 擦除 叠栅 耐压 闪存 测试电路 耐压测试 测试系统 加压模块 栅端 施加 存储单元 负电压 正电压 减小 | ||
【主权项】：
1.一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。
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