[实用新型]一种IC PMU上电时间及反复上下电稳定性测试电路

摘要

本实用新型涉及一种IC PMU上电时间及反复上下电稳定性测试电路，包括DC‑DC、CPLD、第一负载开关、第二负载开关、第三负载开关、第一缓启电路、第二缓启电路、第一二极管、第二二极管、第三二极管、待测试IC和辅助测试PC，本实用新型通过CPLD对待测试IC的PMU模块的上电、上下电间隔和上下电次数进行设置，进而控制待测试IC上电和下电；采用辅助测试PC对待测试IC的上电延迟和上下电结果进行监测，并通过与CPLD中设置的上下电次数进行对比判断测试是否成功，从而实现待测试IC的PMU模块上电时间及系统反复上下电稳定性测试，本新型电路设计简单、成本低、应用面较广和简单易用的特点，可取代常规程控电源供电的测试方法。

主权项

一种IC PMU上电时间及反复上下电稳定性测试电路，其特征在于，包括DC‑DC、CPLD、第一负载开关、第二负载开关、第三负载开关、第一缓启电路、第二缓启电路、第一二极管(1)、第二二极管(2)、第三二极管(3)、待测试IC和辅助测试PC，所述DC‑DC的输出端分别与所述CPLD、第一负载开关、第二负载开关和第三负载开关的VDD端电连接，所述CPLD的IO1端、IO2端和IO3端分别与所述第一负载开关、第二负载开关和第三负载开关的PWR_EN端电连接，所述第一负载开关的输出端与所述第一二极管(1)的阳极电连接，所述第二负载开关的输出端串联第一缓启电路后与所述第二二极管(2)的阳极电连接，所述第三负载开关的输出端串联第二缓启电路后与所述第三二极管(3)的阳极电连接，所述第一二极管(1)、第二二极管(2)、第三二极管(3)的阴极均与所述待测试IC的PMU模块的VDD_LDO_IN端电连接，所述待测试IC与所述辅助测试PC电连接。