[实用新型]一种基于FPGA的新型全数字串/并转换系统有效
| 申请号： | 201620333068.6 | 申请日： | 2016-04-15 |
| 公开（公告）号： | CN205584179U | 公开（公告）日： | 2016-09-14 |
| 发明（设计）人： | 段克涛 | 申请（专利权）人： | 武汉智明力强光电系统有限公司 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 430074 湖北省武汉市东湖高新技术开发区光*** | 国省代码： | 湖北;42 |
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| 摘要： | 本实用新型公开了一种基于FPGA的新型全数字串/并转换系统，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8∶1选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把1bit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机，采用异步数据捕获技术，它不使用DCM就可以实现数据恢复，而且能获得更高的速度和性能，具有比较高的噪声容限和比较低的功率损耗，也易于用FPGA对其进行实现。 | ||
| 搜索关键词： | 一种 基于 fpga 新型 全数 字串 转换 系统 | ||
【主权项】：
一种基于FPGA的新型全数字串/并转换系统，其特征在于，由时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器组成，所述数据抽样延迟线每个通道的输入数据利用8抽头的延迟线进行异步抽样，所述数据恢复状态机通过边沿检测机从数据抽样延迟线中选择有效抽样，并根据延时线的位置指示信号通过两个8∶1选择器选择上升沿采样和下降沿采样，再传递给输出弹性缓冲器，所述输出弹性缓冲器把1bit622Mb/s的数据串化为5bit/124.4MHz或8bit/77MHz的数并输出，所述时钟产生单元用于驱动数据恢复状态机。
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