[实用新型]一种基于FPGA的系统对时装置有效
| 申请号： | 201620349756.1 | 申请日： | 2016-04-22 |
| 公开（公告）号： | CN205594496U | 公开（公告）日： | 2016-09-21 |
| 发明（设计）人： | 李伟;黄作兵;杨淑萍;赵永;黄蕾 | 申请（专利权）人： | 南京国电南自美卓控制系统有限公司 |
| 主分类号： | G06F1/12 | 分类号： | G06F1/12;G06F1/14 |
| 代理公司： | 南京纵横知识产权代理有限公司 32224 | 代理人： | 董建林 |
| 地址： | 210032 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型公开了一种基于FPGA的系统对时装置，包括主站电路模块和多个从站电路模块；主站电路模块和多个从站电路模块通过BLVDS总线电连接；主站电路模块包括依次顺连的CPU芯片、GPMC接口和第一FPGA芯片，第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接；多个从站电路模块均包括第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块。本实用新型根据IRIG‑B的时序，利用FPGA编写IRIG‑B发送模块，按照IRIG‑B编码格式发送信号，利用BLVDS总线，将编码发送至各个对时卡件，解决各个卡件对时的问题。 | ||
| 搜索关键词： | 一种 基于 fpga 系统 时装 | ||
【主权项】：
一种基于FPGA的系统对时装置，其特征在于：包括主站电路模块和多个从站电路模块；所述主站电路模块和多个从站电路模块通过BLVDS总线电连接；所述主站电路模块包括依次顺连的第一CPU芯片、GPMC接口和第一FPGA芯片，所述第一FPGA芯片包括顺次连接的时间设置寄存器、内部时钟模块、IRIG‑B编码模块和第一BLVDS编解码模块，所述IRIG‑B编码模块的输出端还与第一CPU芯片的输入端连接，用于第一CPU芯片进行IRIG‑B信号解码；所述多个从站电路模块均包括依次顺接的第二FPGA芯片和第二CPU芯片，第二FPGA芯片包括第二BLVDS编解码模块，第二CPU芯片用于进行IRIG‑B信号解码。
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