[实用新型]一种实现与非、或非门逻辑的忆阻器电路

摘要

本实用新型涉及一种实现与非、或非门逻辑的忆阻器电路，包括忆阻器M1与忆阻器M2；忆阻器M1的正端与NMOS管N1的漏极、NMOS管N2的源极连接，忆阻器M1的负端与NMOS管N5的源极、NMOS管N6的漏极连接，N1的源极与N5的漏极连接并作为输入端V1；忆阻器M2的正端与NMOS管N3的源极、NMOS管N4的漏极连接，忆阻器M2的负端与NMOS管N7的漏极、NMOS管N8的源极连接，N4的源极与N8的漏极连接并作为输入端V2；N2的漏极、N3的漏极、N6的源极、N7的源极与反相器的输入端V3互相连接，反相器的输出端作为忆阻器电路的输出端Vout；NMOS管N1、N4、N6与N7的栅极连接至A选择端，NMOS管N2、N3、N5与N8的栅极连接至B选择端。本实用新型为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。

主权项

一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。