[实用新型]一种基于状态机的数字集成电路总线系统有效
| 申请号： | 201620638239.6 | 申请日： | 2016-06-25 |
| 公开（公告）号： | CN205910690U | 公开（公告）日： | 2017-01-25 |
| 发明（设计）人： | 张宏彬 | 申请（专利权）人： | 张宏彬 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 226300 江苏省南通*** | 国省代码： | 江苏;32 |
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| 摘要： | 本实用新型涉及一种基于状态机的数字集成电路总线系统，由处理器、串行时钟总线、串行数据总线以及若干从属设备组成，所述处理器设置两个引脚端，这两个引脚端分别连接串行时钟总线、串行数据总线，所述串行时钟总线、串行数据总线各自均依次接入从属设备Ⅰ、从属设备Ⅱ、从属设备Ⅲ、从属设备Ⅳ；所述串行时钟总线、串行数据总线分别带有上拉电阻。本实用新型有益效果为可避免大量CPU时间浪费于IIC时序等待的问题，提高了整个系统效率；使用定时器中断推动状态机来模拟IIC总线的操作，采用中断方式实现；有利于满足高、低速的IIC互连。 | ||
| 搜索关键词： | 一种 基于 状态机 数字集成电路 总线 系统 | ||
【主权项】：
一种基于状态机的数字集成电路总线系统，其特征在于，由处理器、串行时钟总线、串行数据总线以及若干从属设备组成，所述处理器设置两个引脚端，这两个引脚端分别连接串行时钟总线、串行数据总线，所述串行时钟总线、串行数据总线各自均依次接入从属设备Ⅰ、从属设备Ⅱ、从属设备Ⅲ、从属设备Ⅳ，同时，所述串行时钟总线、串行数据总线分别带有上拉电阻。
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