[实用新型]一种延迟锁相环有效
| 申请号： | 201620710962.0 | 申请日： | 2016-07-06 |
| 公开（公告）号： | CN205811988U | 公开（公告）日： | 2016-12-14 |
| 发明（设计）人： | 刘成 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 西安通大专利代理有限责任公司61200 | 代理人： | 李宏德 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本实用新型提供一种延迟锁相环及其控制方法，所述的一种延迟锁相环，还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。本实用新型所述的方法通过设置的脉冲宽度检测电路能够将错误的反馈时钟进行过滤并产生相应的检测信号，并通过逻辑或电路将其余DCC锁定信号进行或逻辑处理，能够在避免了由于反馈时钟丢失导致鉴相器输出错误的增加或减少，从而导致DLL逻辑控制电路错误的工作的同时。 | ||
| 搜索关键词： | 一种 延迟 锁相环 | ||
【主权项】：
一种延迟锁相环，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路和反馈电路；DLL延迟链的输入端连接输入时钟，输出端连接占空比校正电路；反馈电路输入端连接占空比校正电路输出的组合时钟，输出端输出反馈时钟连接DLL鉴相器的一个输入端；DLL鉴相器另一个输入端连接输入时钟，输出端连接DLL逻辑控制电路的输入端；DLL逻辑控制电路的输出端连接DLL延迟链的控制端；其特征在于，还包括脉冲宽度检测电路和逻辑或电路；脉冲宽度检测电路的输入端连接反馈时钟，输出端输出脉冲宽度检测信号连接逻辑或电路的一个输入端；逻辑或电路的另一个输入端连接占空比校正电路中DCC逻辑控制电路输出的DCC锁定信号，逻辑或电路的输出端输出en_dll连接DLL逻辑控制电路的输入端。
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