[实用新型]一种多相非交叠时钟产生电路

摘要

本实用新型公开了一种多相非交叠时钟产生电路，由逻辑门电路产生多相非交叠时钟信号;利用延时单元将主时钟信号延时生成一个延时时钟信号，并通过与非门、或非门及非门等器件产生多相非交叠时钟，通过延时单元的延时Td进行调节，Td调节通过可编程的方式来调节，扩大了电路的应用范围。该电路相较传统非交叠时钟信号电路具有结构简单、功耗低、占用面积小、可靠性高、可编程、可移植等特点。

主权项

一种多相非交叠时钟产生电路，其特征是，由逻辑门电路产生多相非交叠时钟信号；由逻辑门电路构成产生两相非交叠时钟信号的两相非交叠时钟信号产生电路，包括第一与门and1、第一非门inv1、第二非门inv2、第一反相器INV1、第三反相器INV3、第二与门and2、第四非门inv4、第五非门inv5和第二反相器INV2；输入信号IN作为第一与门and1的一路输入，第一与门and1的输出out1连接第一非门inv1的输入端，第一非门inv1的输出端连接第二非门inv2的输入端，第二非门inv2的输出端与第一反相器INV1的输入端连接并同时作为第二与门and2的另一路输入信号in4，第一反相器INV1的输出为第一时钟信号CC0；输入信号IN经第三反相器INV3反相后的信号作为第二与门and2的一路输入信号in3；第二与门and2的输出out2连接第四非门inv4的输入端，第四非门inv4的输出端连接第五非门inv5的输入端，第五非门inv5的输出端与第二反相器INV2的输入端连接并同时作为第一与门and1的另一路输入信号in2，第二反相器INV2的输出为第二时钟信号CC1；第一时钟信号CC0和第二时钟信号CC1即为两相非交叠时钟信号；或，由逻辑门电路构成产生四相非交叠时钟信号的四相非交叠时钟信号产生电路，包括第一与非门G1、第二非门G2、第三与非门G3、第四或非门G4、第五或非门G5和第六非门G6；输入的信号包括主时钟信号CLKA，比主时钟信号CLKA延时第一设定时间的第一延时时钟信号CLKB，比第一延时时钟信号CLKB延时第二设定时间的第二延时时钟信号CLKC，比第二延时时钟信号CLKC延时第三设定时间的第三延时时钟信号CLKD；主时钟信号CLKA与第三延时时钟信号CLKD输入到第一与非门G1的输入端，第一与非门G1的输出端连接到第二非门G2的输入端，第二非门G2的输出端信号为第一时钟信号CLKOUT1；第二延时时钟信号CLKC与第一延时时钟信号CLKB输入到第三与非门G3的输入端，第三与非门G3的输出端信号为第二时钟信号CLKOUT2；第三延时时钟信号CLKD与主时钟信号CLKA输入到第四或非门G4的输入端，第四或非门G4的输出端信号为第三时钟信号CLKOUT3；第二延时时钟信号CLKC与第一延时时钟信号CLKB输入到第五或非门G5的输入端，第五或非门G5的输出端连接到第六非门G6的输入端，第六非门G6的输出端信号为第四时钟信号CLKOUT4；第一时钟信号CLKOUT1、第二时钟信号CLKOUT2、第三时钟信号CLKOUT３和第四时钟信号CLKOUT4即为四相非交叠时钟信号。