[实用新型]基于FPGA实现JESD204B接口的预处理电路有效
| 申请号： | 201621121750.5 | 申请日： | 2016-10-14 |
| 公开（公告）号： | CN206162517U | 公开（公告）日： | 2017-05-10 |
| 发明（设计）人： | 曹鹏飞;陈更力;陆小翠 | 申请（专利权）人： | 天津中德应用技术大学 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 天津市三利专利商标代理有限公司12107 | 代理人： | 李文洋 |
| 地址： | 300350 天津*** | 国省代码： | 天津;12 |
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| 摘要： | 本实用新型涉及医疗设备技术领域，尤其涉及一种基于FPGA实现JESD204B接口的预处理电路，包括FPGA芯片、100MHz差分信号晶振、125MHz差分信号晶振、DDR3 SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3 SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3 SDRAM控制单元、PCIE接口处理单元组成。本电路能够满足不同容量的采集数据传输的需求，提供有效的数据给后端设备做进一步的数据分析和处理。 | ||
| 搜索关键词： | 基于 fpga 实现 jesd204b 接口 预处理 电路 | ||
【主权项】：
一种基于FPGA实现JESD204B接口的预处理电路，其特征在于：包括1片FPGA芯片、1个100MHz差分信号晶振、1个125MHz差分信号晶振、1块DDR3SDRAM模组，所述100MHz晶振和125MHz晶振分别与FPGA的时钟管脚连接，所述DDR3SDRAM模组与FPGA芯片的高速IO接口连接；所述FPGA内部由多通道选择单元、SERDES接口处理单元、多通道同步检测单元、多通道解扰码处理单元、多通道数据重组单元、DDR3SDRAM控制单元、PCIE接口处理单元组成，完成JESD204B接口的数据接收和PCIE接口的数据发送。
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