[实用新型]一种片上系统复位分时控制结构

摘要

本实用新型公开了一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，所述分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，所述分时复位控制模块U01的输出端输出端为RST_iner。本实用新型在解决主机访问不同的模式的同时减少了芯片引脚的数量，避免了主机访问模式的增加与芯片引脚数量的冲突，引脚通过分时复用结构，实现了分时复位的自动管理，减少了引脚数量，减少芯片的体积，提高芯片的效率。

主权项

一种片上系统复位分时控制结构，该结构包括外部输入时钟CLK_in、外部输入复位RESET#、外部输入数据信号DATA_in、片上系统时钟CLK_sys、片上系统复位RST_sys、分时选定后数据输出信号DATA_cap、分时复位控制模块U01、锁相环标定控制模块U02、复用引脚功能锁存模块U03和系统同步复位生成模块U04，其特征在于：所述分时复位控制模块U01的输入端为外部输入时钟CLK_in和外部输入复位RESET#，所述分时复位控制模块U01的输出端输出端为RST_iner；所述锁相环标定控制模块U02的输入端为外部输入时钟CLK_in和RST_iner，所述锁相环标定控制模块U02的输出端为PLL_locked和片上系统时钟CLK_sys；所述复用引脚功能锁存模块U03的输入端为片上系统时钟CLK_sys、外部输入数据信号DATA_in和RST_cap，所述复用引脚功能锁存模块U03输出端为分时选定后数据输出信号DATA_cap；所述系统同步复位生成模块U04的输入端为片上系统时钟CLK_sys和RST_ref，所述系统同步复位生成模块U04的输出端为片上系统复位RST_sys，所述锁相环标定控制模块U02的输出端PLL_locked分别与复用引脚功能锁存模块U03的输入端RST_cap以及系统同步复位生成模块U04的输入端RST_ref连接。