[发明专利]半导体存储装置

摘要

一实施方式的半导体存储装置具备行解码器及存储单元阵列，所述存储单元阵列具备第1功能块。第1功能块具备：第1区域(CEL)；第2区域(WLHU)，在第1方向(Y方向)上与第1区域(CEL)相邻；及第3区域(CNCT)，连接第1区域(CEL)与第2区域(WLHU)。存储单元阵列还具备：第1绝缘层(730)，填埋第1区域(CEL)与第2区域(WLHU)之间的第1槽(DY)，且与第3区域(CNCT)相接；第1接触插塞(CP12)，设置在第1绝缘层(730)中，且与行解码器电连接；及第1配线层(IC1)，连接选择栅极线(SGD)与第1接触插塞(CP12)。

主权项

1.一种半导体存储装置，其特征在于具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在所述行解码器的上方，且具备第1功能块；且所述第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着所述第2方向具有第1宽度，所述第1方向是所述半导体衬底的面内方向，所述第2方向是所述面内方向且与所述第1方向不同；第2区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第1宽度的第2宽度，且在所述第1方向上与所述第1区域相邻；及第3区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第1宽度的第3宽度，且位于所述第1区域与所述第2区域之间而将两者连接；所述第1到第3区域包含沿着所述半导体衬底的铅垂方向也就是第3方向积层的多条第1字线，所述第1区域还具备设置在最上层的第1字线上的第1选择栅极线，且所述存储单元阵列还具备：第1绝缘层，填埋所述第1区域与所述第2区域之间的第1槽，且在所述第2方向上与所述第3区域相接；第1接触插塞，设置在所述第1绝缘层中，且电连接所述行解码器；及第1配线层，连接所述第1选择栅极线与所述第1接触插塞。