[发明专利]在存储器控制器数字核与I/O之间具有低延迟和高密度布线的集成电路在审
| 申请号： | 201680054673.2 | 申请日： | 2016-09-08 |
| 公开（公告）号： | CN108027788A | 公开（公告）日： | 2018-05-11 |
| 发明（设计）人： | K·德塞;A·阿海尔;U·劳 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种集成电路设置有耦合到缓冲的命令和地址总线的存储器控制器和具有流水线延迟的流水线化的数据总线。存储器控制器被配置为控制具有写入时延时段要求的外部存储器的写入和读取操作。存储器控制器还被配置为响应于比写入时延时段更短的修改后的写入时延时段的期满来向流水线化的数据总线中发射写入数据。 | ||
| 搜索关键词： | 存储器 控制器 数字 之间 具有 延迟 高密度 布线 集成电路 | ||
【主权项】：
1.一种集成电路，包括：缓冲的命令和地址(CA)总线；具有流水线延迟的流水线化的数据(DQ)写入总线；以及存储器控制器，被配置为在初始时间向所述缓冲的CA总线中驱动写入命令信号，其中所述存储器控制器还被配置为确定外部存储器的写入时延要求与所述流水线延迟之间的延迟差异时段，并且在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动DQ信号。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于高通股份有限公司，未经高通股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201680054673.2/，转载请声明来源钻瓜专利网。
- 上一篇：电子元件安装用基板以及电子装置
- 下一篇：喷射器测试装置
