[发明专利]低功耗逻辑家族在审
| 申请号： | 201680061019.4 | 申请日： | 2016-10-24 |
| 公开（公告）号： | CN108141216A | 公开（公告）日： | 2018-06-08 |
| 发明（设计）人： | 阿里·帕西欧 | 申请（专利权）人： | 阿里·帕西欧 |
| 主分类号： | H03K19/0944 | 分类号： | H03K19/0944;H03K19/00;G05F3/20 |
| 代理公司： | 无锡市汇诚永信专利代理事务所(普通合伙) 32260 | 代理人： | 张欢勇 |
| 地址： | 芬兰利托嫩霍*** | 国省代码： | 芬兰;FI |
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| 摘要： | 根据本发明，仅需使用一种增强类型的MOS晶体管来实现硬件中的典型布尔函数。较佳地，MOS晶体管类型允许反向偏置控制以调整和补偿操作条件。当在仅PMOS晶体管中实现时，下拉功能由具有连接到输出端上的门和源极的单个晶体管来执行。这种类型的连接确保下拉功能由下拉晶体管的泄漏电流执行。当所有上拉路径关闭时，所有上拉晶体管的漏电流需要小于该下拉电流。这些截止电流的比值可以通过晶体管的纵横比来调整。该逻辑类型在低电压下提供极低的电流消耗，并且可以避免在超低功耗设计中经常使用的更复杂的关断电路的可能性。与现有的解决方案相比，该逻辑类型提供了更高的运行速度。 | ||
| 搜索关键词： | 逻辑类型 下拉 超低功耗设计 单个晶体管 上拉晶体管 下拉晶体管 补偿操作 布尔函数 电流消耗 反向偏置 关断电路 截止电流 路径关闭 下拉电流 泄漏电流 低电压 低功耗 漏电流 输出端 晶体管 上拉 源极 | ||
【主权项】：
由仅具有两个输入的布尔函数的PMOS(NMOS)增强模式晶体管构成的逻辑门，其特征在于下拉(上拉)分支，其门和源端连接到逻辑门的输出，由单个晶体管实现；至少有一个拉升(下拉)分支，实现布尔函数的拉升(下拉)部分，其中上拉(下拉)部分由至少两个具有不同的晶体管与其门端相关联的输入；当没有上拉(下拉)分支处于导通模式时，下拉(上拉)分支将输出拉近接近较低(较高)电源电压，并且上拉(下拉)部分在至少一个上拉(下拉)分支处于导通模式时拉动输出接近较高(较低)电源电压；当至少一个拉升(下拉)分支处于传导模式时，所有构成逻辑门的晶体管都具有相同的衬底电压。
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