[发明专利]用于在乱序处理器中进行有序处理的指令和逻辑有效
| 申请号： | 201680064117.3 | 申请日： | 2016-09-28 |
| 公开（公告）号： | CN108351784B | 公开（公告）日： | 2023-04-11 |
| 发明（设计）人： | J·马修 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 上海专利商标事务所有限公司 31100 | 代理人： | 何焜;黄嵩泉 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 在一个实施例中，处理器包括解码逻辑、用于发布经解码指令的发布逻辑、以及用于执行程序的所发布指令的至少一个执行逻辑。所述至少一个执行逻辑用于乱序执行所述程序的至少一些指令，并且所述解码逻辑用于对所述程序的第一有序存储器指令进行解码并将其提供给所述发布逻辑。进而，所述发布逻辑用于将所述第一有序存储器指令排序在所述程序的第二有序存储器指令之前。描述并要求保护了其他实施例。 | ||
| 搜索关键词： | 用于 处理器 进行 有序 处理 指令 逻辑 | ||
【主权项】：
1.一种处理器，包括：包括乱序流水线的核，所述乱序流水线包括解码逻辑、用于发布经解码指令的发布逻辑、以及用于执行程序的所发布指令的至少一个执行逻辑，其中，所述至少一个执行逻辑用于乱序执行所述程序的至少一些指令；所述解码逻辑用于对所述程序的第一有序存储器指令进行解码并且将经解码的第一有序存储器指令提供给所述发布逻辑；所述发布逻辑用于将所述第一有序存储器指令排序在所述程序的第二有序存储器指令之前；所述第一有序存储器指令是所述程序的源版本中的无序指令。
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