[发明专利]一种抗单粒子翻转的同步复位D触发器

摘要

本发明适用于D触发器技术领域，提供了一种抗单粒子翻转的同步复位D触发器。该D触发器包括：时钟信号输入电路、复位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，主锁存器和从锁存器均为双模冗余加固的锁存器。相较于现有技术，本发明通过在主锁存器和从锁存器前增加缓冲电路，提高了同步复位D触发器的抗单粒子翻转能力，对主锁存器和从锁存器进行双模冗余加固，即分离成互为冗余的C2MOS电路中的上拉PMOS管和下拉NMOS管，避免了从锁存器中可能由单粒子瞬态脉冲导致的反馈回路，对主锁存器和从锁存器电路中C2MOS电路进行改进，通过CMOS传输门来实现时钟信号对电路的控制，进一步提高了同步复位D触发器的抗单粒子翻转能力。

主权项

一种抗单粒子翻转的同步复位D触发器，其特征在于，所述同步复位D触发器包括：时钟信号输入电路、复位信号输入电路、主锁存器缓冲电路、从锁存器缓冲电路、主锁存器及从锁存器，所述主锁存器和所述从锁存器均为双模冗余加固的锁存器；所述同步复位D触发器有三个输入端和两个输出端，三个所述输入端分别为时钟信号输入端CLK、复位信号输入端R和数据信号输入端D，两个所述输出端分别为第一输出端Q和第二输出端QN；所述时钟信号输入电路分别与所述时钟信号输入端CLK、所述复位信号输入电路、所述主锁存器和所述从锁存器连接；所述复位信号输入电路还分别与所述复位信号输入端R、所述主锁存器和所述从锁存器连接；所述主锁存器缓冲电路分别与所述数据信号输入端D、所述主锁存器连接；所述从锁存器缓冲电路分别与所述主锁存器、所述从锁存器连接；所述从锁存器还与所述第一输出端Q及所述第二输出端QN连接。