[发明专利]多进制运算器赋意分形算法电路

摘要

一种多进制运算器赋意分形算法电路由赋意分形节点、隔离电路以及承意编译阵列组成，所述的赋意分形电路是一个电路分路节点，可赋意为算数运算(加、减、乘、除)和其它运算，算数运算一般分两路，一路进位，一路本位，进位和本位分别用传统逻辑电路或其它元件隔离，并将非门输入共同接入分形节点，非门的输出按运算形式进入承意编译阵列，所述的承意编译阵列是由多进制位权线和隔离非门输出线组成，所述的多进制位权线分两组，进位组和本位组，每一组的线的条数和使用的进位制相同.把解析隔离后的进位和本位非门输出按运算规则和输出位权线中的相应权值线连接，一个标记输入解析为进位和本位两路输出.同样一个标记输入可解析为其它不同的多种输出，具体输出的去向连接、激活依据解析需求定式、定形、定点使用隔离输出或编译输出。

主权项

1.一种多进制运算器赋意分形算法电路由赋意分形节点、隔离电路以及承意编译阵列组成；其特征在于：所述的赋意分形电路是一个电路分路连接节点和隔离器件，所述的赋意为设置定制运算规则，可赋意为算数运算加、减、乘、除运算、取大取小运算和其它多种运算，复杂的运算经多次赋意分形；所述的算数运算的二次赋意一般分两路，一路进位，一路本位，进位和本位分别用传统逻辑电路或其它元器件构成无效隔离，并将无效隔离器件的输入共同接入分形节点，无效隔离器件的输出按运算形式进入承意编译阵列；所述的承意编译阵列是由多进制位权线和无效隔离器件的输出线组成；所述的多进制位权线分两组，进位组和本位组，每一组的线的条数和使用的进位制相同；把解析隔离后的进位和本位输出按运算规则和输出位权线中的相应权值线连接，一个标记输入解析为进位和本位两路输出；同样一个标记输入可解析为其它不同的多种输出，具体输出的去向、连接、激活依据解析需求定式、定形、定点使用隔离输出或编译输出。