[发明专利]多波形运行的局部动态可重构系统在审
申请号: | 201710048536.4 | 申请日: | 2017-01-20 |
公开(公告)号: | CN106886505A | 公开(公告)日: | 2017-06-23 |
发明(设计)人: | 张清帅;黄扬洲;邢添翔 | 申请(专利权)人: | 西南电子技术研究所(中国电子科技集团公司第十研究所) |
主分类号: | G06F15/78 | 分类号: | G06F15/78;G06F17/50 |
代理公司: | 成飞(集团)公司专利中心51121 | 代理人: | 郭纯武 |
地址: | 610036 四川*** | 国省代码: | 四川;51 |
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摘要: | 本发明公开了一种多波形运行的局部动态可重构系统,旨在提供一种能够降低综合化通信系统功耗、复杂度和体积的局部动态可重构系统,本发明通过下述技术方案予以实现在FPGA中,设置通过FPGA内部总线互联的总线桥接模块和总线译码模块,波形组件加载控制处理器通过总线桥接模块、总线译码模块将需要加载的波形组件容器数据写入挂接在FPGA内部总线挂载接口上的局部重构配置模块;总线译码模块通过挂载接口连接产生不同工作时钟的时钟管理单元CMT和包含有波形组件的各个波形组件容器的网表文件,运用Xilinx公司提供的综合软件将所有网表文件进行综合生成码流文件,并将码流文件转换为二进制数据而获得用于动态加载的波形组件数据。 | ||
搜索关键词: | 波形 运行 局部 动态 可重构 系统 | ||
【主权项】:
一种多波形运行的局部动态可重构系统,包括:波形组件加载控制处理器、现场可编程门阵列FPGA,其特征在于:在FPGA中,设有通过FPGA内部总线互联的总线桥接模块和总线译码模块,总线译码模块生成FPGA内部总线挂载接口,FPGA内部总线挂载接口挂接动态时钟配置模块、局部重构配置模块、其它自定义模块和N个波形组件容器;波形组件加载控制处理器通过外部扩展总线连接FPGA对外总线接口,通过总线桥接模块、总线译码模块将波形组件数据传输到FPGA内部总线挂载接口,将需要加载的波形组件容器数据写入挂接在FPGA内部总线挂载接口上的局部重构配置模块,对挂接在FPGA内部总线挂载接口上的波形组件容器进行动态加载、耦合操作和复位操作,构成多波形运行的通信数据交互通路;总线译码模块通过挂载接口连接产生不同工作时钟的时钟管理单元CMT和包含有波形组件的各个波形组件容器的网表文件,运用Xilinx公司提供的综合软件将所有网表文件进行综合生成码流文件,并将码流文件转换为二进制数据而获得用于动态加载的波形组件数据。
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