[发明专利]基于UARTIP核的SCI通讯方法

摘要

本发明提供一种基于UART IP核的SCI通讯方法，UART IP软核是能够支持FPGA等逻辑芯片的定制化IP，可以实现多个UART在FPGA中实现，并进行了时序优化，可以支持灵活的波特率配置和通信协议配置，内置有FIFO缓存，确保通信数据不被丢，可支持单个字节传输和数据模块传输两种传输方式，可支持SCI接口，与DSP直接进行通信而无需任何协议转换，留有足够的通信带宽，可支持多个IP核并行工作，并确保数据不丢失，确保整个通信的稳定和可靠。

主权项

基于UART IP核的SCI通讯方法，其特征在于：UART IP核包含一个可编程的波特率发生器：它是给发送器和接收器提供发送数据和接收数据的比特时钟；包括提供标准波特率和各种非标准波特率的比特时钟：标准波特率作为通信双方进行异步串行通信；而非标准波特率作高速同步通信；它可以对系统时钟进行2n分频(n最大为16)，输出的频率Baudrate_clk＝系统时钟/(波特率×16×除数)；这样通过设置除数的值；就可以得到期望的内部波特率；发送FIFO和接收FIFO在UART中的作用是实现对收发数据的缓冲，减少串口和CPU的交互时间，提高CPU和UART的传输效率；由于数据总线的读写时钟与UART的工作时钟不一样，所以所设计的UART采用的是异步FlF0的方式；异步FIFO包括4个模块：写时钟域模块、读时钟域模块、异步比较模块以及双端口RAM模块；其中读/写时钟域模块中包含了读/写指针和空/满标志产生逻辑；异步比较模块是用来产生空/满判断信号；当读写指针在同一时刻指向同一个内存位置时，FIFO处于空或满的状态；判断此时状态是空还是满，就要通过对读写指针进行判断；中断处理模块：发送数据时，防止数据丢失，以及和CPU交联数据过多，将多个SCI的中断信号相与，减少了中断信号和控制芯片间的信号交联，当控制器接收到中断信号后，去查对应FIFO中的满标志位，再去FIFO取数；从而防止数据丢失；发送模块的逻辑是从发送FIF0中读取数据，将读到的并行数据转换成串行数据，并送往外设；接受采用状态机来设计，一共有5个状态机，分别为：CHECK等待、CHECK开始、接收开始、数据读取、中断CHECK。