[发明专利]一种基于多FPGA的有源配电网实时仿真器同步机制设计方法

摘要

一种基于多FPGA的有源配电网实时仿真器同步机制设计方法：在有源配电网实时仿真器上位机中，将待仿真的有源配电系统分为若干子系统，将子系统相关信息下载到对应FPGA中；在FPGA中选择一个主FPGA，其余为从FPGA；设置仿真时刻并启动仿真；仿真时间向前推进一个步长；在主FPGA中生成一个脉冲信号并延迟N个时钟周期，第一计数器计数值加1；从FPGA将控制信号从数据流中提取出来，形成脉冲信号，同时从FPGA将接收到的控制字返回主FPGA，主FPGA接收并校核从FPGA发送的控制字正确，第二计数器计数值加1；主FPGA与从FPGA在自身仿真开始信号的驱动下，完成步长的仿真计算；对主FPGA与从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果。本发明保证仿真器中各FPGA在仿真时长内的同步运行。

主权项

一种基于多FPGA的有源配电网实时仿真器同步机制设计方法，其特征在于，包括如下步骤：1)在由1个以上的FPGA构成的有源配电网实时仿真器的上位机中，将待仿真的有源配电系统依据拓扑连接关系划分为若干子系统，读取各子系统元件基本参数，形成各子系统电气部分的节点导纳矩阵和控制部分的计算矩阵，设定实时仿真步长，将各子系统的相关信息分别下载到对应的FPGA中；2)根据仿真器中各FPGA之间的连接关系，在1个以上的FPGA中选择一个与其余FPGA均直接连接的FPGA作为主FPGA，其余FPGA作为从FPGA，主FPGA中设置两个计数器并置0，分别为第一计数器与第二计数器；3)设置仿真时刻t＝0，启动仿真；4)仿真时间向前推进一个步长，t＝t+Δt；5)在主FPGA中生成一个脉冲信号，同时生成并发送一个同步信号到每一个从FPGA中，所述的同步信号包括三个16位自定义同步信号控制字和1位控制信号，所述同步信号的传输时间为N个时钟周期，将生成的脉冲信号延迟N个时钟周期后，作为主FPGA的仿真开始信号，第一计数器计数值加1；6)各从FPGA接收到三个16位自定义同步信号控制字和1位控制信号后，将1位控制信号从数据流中提取出来，形成脉冲信号，作为各从FPGA的仿真开始信号，同时各从FPGA将接收到的三个16位自定义同步信号控制字返回主FPGA，主FPGA接收并校核各从FPGA发送的三个16位自定义同步信号控制字正确后，第二计数器计数值加1，不正确，第二计数器计数值保持不变；7)主FPGA与各从FPGA在自身仿真开始信号的驱动下，完成步骤4)所述步长的仿真计算；8)对主FPGA与各从FPGA进行仿真同步校验，对比第一计数器与第二计数器的计数结果，如果二者不相等，则仿真器报错并停止仿真，如果两个计数器计数结果相等，进一步判断物理时间是否达到t，如达到t，则进入下一步，否则仿真器待机至时间t并进入下一步；9)判断仿真时间是否达到仿真终了时刻，如达到设定的仿真终了时刻，则仿真结束，否则返回步骤4)。