[发明专利]一种仿真验证系统

摘要

本发明公开了一种仿真验证系统，包括Verilog验证模块，用于对RTL代码进行实例化并得到第一状态信息；还用于接收System Verilog接口模块返回的时序控制信息以实现对芯片的仿真验证；System Verilog接口模块，用于对第一状态信息进行处理得到第二状态信息；还用于发送System C模块返回的时序控制信息；System C模块，用于提供多种语言模型，并依据第二状态信息及相应的语言模型得到事务级的数据信息及语言调用指令；还用于依据高级语言模块返回的算法生成并发送时序控制信息；高级语言模块，用于依据事务级的数据信息及语言调用指令得到并返回相应的算法。本发明的适用范围较大，提高了测试效率和测试结果的精确度。

主权项

一种仿真验证系统，其特征在于，所述系统包括：Verilog验证模块，用于对与芯片相应的RTL代码进行实例化，得到并发送实例化过程中的第一状态信息；还用于接收System Verilog接口模块返回的时序控制信息以实现对所述芯片的仿真验证；所述System Verilog接口模块，用于对所述第一状态信息进行处理得到并发送第二状态信息；还用于接收并发送System C模块返回的时序控制信息；System C模块，用于提供多种语言模型，并依据所述第二状态信息及相应的语言模型得到并发送事务级的数据信息及语言调用指令；还用于依据高级语言模块返回的算法生成并发送相应的时序控制信息；所述语言模型依据与C++混合编程的语言编写而成；所述高级语言模块，用于依据所述事务级的数据信息及所述语言调用指令得到相应的算法，并返回所述算法。