[发明专利]闪存单元的制备方法

摘要

本发明涉及半导体器件的制备方法，公开了一种闪存单元的制备方法。在本申请的闪存单元的制备方法中，在将选择栅PMOS晶体管区域的逻辑栅与控制栅PMOS晶体管区域的逻辑栅隔开后，通过后续的高温工艺，将选择栅PMOS晶体管区域的逻辑栅中注入的P型杂质扩散到N型浮栅多晶硅层，以把N型浮栅变为P型浮栅，从而能够在55nm尺寸的闪存单元中成功制备表面沟道阈值较小的选择栅PMOS晶体管，以实现量产。此外，通过两次生长逻辑栅的工艺以及逻辑栅隔开的工艺可以使得在形成阈值较小的选择栅PMOS晶体管的表面沟道的同时不影响控制栅PMOS晶体管的浮栅掺杂。

主权项

1.一种闪存单元的制备方法，每个闪存单元包括一个选择栅PMOS晶体管和一个控制栅PMOS晶体管，其特征在于，所述制备方法包括以下步骤：提供一P型衬底并在所述P型衬底形成N型阱，所述N型阱包括多个闪存单元区域，每个闪存单元区域包括一个选择栅PMOS晶体管区域和一个控制栅PMOS晶体管区域；在所述闪存单元区域中依次形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的沟道区域、栅氧化层、N型浮栅和绝缘层；刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅；在所述闪存单元区域的逻辑栅中离子注入P型杂质，所述逻辑栅的掺杂浓度大于所述N型浮栅的掺杂浓度；通过刻蚀将所述选择栅PMOS晶体管区域的逻辑栅与所述控制栅PMOS晶体管区域的逻辑栅隔开；通过温度工艺使所述选择栅PMOS晶体管区域的逻辑栅中的P型杂质扩散到所述选择栅PMOS晶体管区域的N型浮栅，以使所述选择栅PMOS晶体管区域的N型浮栅变为P型浮栅；以及形成所述选择栅PMOS晶体管和所述控制栅PMOS晶体管的电极；其中，所述“刻蚀所述选择栅PMOS晶体管区域的部分或全部绝缘层，并在所述闪存单元区域的经刻蚀的绝缘层上形成逻辑栅”的步骤中包括以下子步骤：在所述闪存单元区域的绝缘层上形成第一厚度的逻辑栅；刻蚀所述选择栅PMOS晶体管区域的第一厚度的逻辑栅和部分或全部绝缘层；以及在所述选择栅PMOS晶体管区域的经刻蚀的绝缘层上或N型浮栅上形成第二厚度的逻辑栅，所述第二厚度大于所述第一厚度。