[发明专利]一种基于FPGA的64位异步乘法器有效
申请号: | 201710214226.5 | 申请日: | 2017-04-01 |
公开(公告)号: | CN107092462B | 公开(公告)日: | 2020-10-09 |
发明(设计)人: | 何安平;吴尽昭;刘晓庆;冯广博;郭慧波;熊菊霞;王娟 | 申请(专利权)人: | 何安平 |
主分类号: | G06F7/523 | 分类号: | G06F7/523 |
代理公司: | 北京科亿知识产权代理事务所(普通合伙) 11350 | 代理人: | 汤东凤 |
地址: | 730000 甘肃*** | 国省代码: | 甘肃;62 |
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摘要: | 本发明公开了一种基于FPGA的64位异步乘法器,该64位异步乘法器包括8*64位乘法器,选择器MUX0,选择器MUX1,选择器MUX2,压缩器,计数器Count0,计数器Count1,计数器Count2,若干寄存器,超前进位加法器CLA,以及控制单元,其中,控制单元,采用Click异步控制器组成的流水线,通过异步控制器的握手通讯来分析握手信号,并顺序产生四组触发信号;选择器MUX0、选择器MUX1、选择器MUX2、压缩器、计数器Count0、计数器Count1、计数器Count2、若干寄存器、超前进位加法器CLA根据四组触发信号进行相应的数据传递、压缩、累加运算、输出等处理。本发明计算速度更快,能耗更低。 | ||
搜索关键词: | 一种 基于 fpga 64 异步 乘法器 | ||
【主权项】:
一种基于FPGA的64位异步乘法器,其特征在于,该64位异步乘法器包括8*64位乘法器,选择器MUX0,选择器MUX1,选择器MUX2,压缩器,计数器Count0,计数器Count1,计数器Count2,若干寄存器,超前进位加法器CLA,以及控制单元,其中,所述控制单元,采用Click异步控制器组成的流水线,通过异步控制器的握手通讯来分析握手信号,并顺序产生四组触发信号;所述计数器Count0,用于在接收到控制单元的第一组触发信号后,控制选择器MUX0对输入信号在8*64位乘法器中进行运算,运算值分别存到8个寄存器中;所述寄存器,用于存储着上级8*64位乘法器的输出值,在接收到控制单元的第二组触发信号后,将8*64位乘法器的输出值继续往下传递;所述计数器Count1,用于在接收到控制单元的第三组触发信号后,通过选择器MUX1,进一步控制8个寄存器中的数,按照设定次序在压缩器中进行压缩运算;所述计数器Count2,用于在接收到第四组触发信号后,控制选择器MUX2选择上级压缩器输出值,并根据判断结果将输出值进行回调到上级压缩器中继续与8寄存器数据压缩,或者将输出值传递到超前进位加法器CLA中;所述超前进位加法器CLA对接收到的输出值进行相加运算并将结果输出。
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