[发明专利]缓冲电路

摘要

本发明提供缓冲电路。缓冲电路操作于一工作电压，且由其输入端接收此工作电压，其中此工作电压被控制于一电压区间。缓冲电路至少包括高压恒流缓冲电路。于高压恒流缓冲电路中，第一NMOS晶体管的源极接地，且第一PMOS晶体管与第一NMOS晶体管的两漏极相接。第二PMOS晶体管的源极接于缓冲电路的输入端，且第二PMOS晶体管的漏极接于第一PMOS晶体管的源极。串接式电流镜的输入端接于缓冲电路的输入端，且串接式电流镜的输出端接于第一PMOS晶体管的栅极与第二PMOS晶体管的栅极。第一PMOS晶体管为高电压PMOS晶体管，第一NMOS晶体管为低电压NMOS晶体管，且第二PMOS晶体管为低电压PMOS晶体管。本发明提供的缓冲电路可提高电路可靠性。

主权项

1.一种缓冲电路，操作于一工作电压，且由所述缓冲电路的输入端接收所述工作电压，其特征在于，所述工作电压被控制于一电压区间，且所述缓冲电路包括：一高压恒流缓冲电路，包括：一第一PMOS晶体管与一第一NMOS晶体管，所述第一NMOS晶体管的源极接地，且所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极相连接；一第二PMOS晶体管，所述第二PMOS晶体管的源极连接于所述缓冲电路的输入端，且所述第二PMOS晶体管的漏极连接于所述第一PMOS晶体管的源极；以及一串接式电流镜，所述串接式电流镜的输入端连接于所述缓冲电路的输入端，且所述串接式电流镜的输出端连接于所述第一PMOS晶体管的栅极与所述第二PMOS晶体管的栅极；其中，所述高压恒流缓冲电路的所述第二PMOS晶体管为一低电压PMOS晶体管，所述高压恒流缓冲电路的所述第一PMOS晶体管为一高电压PMOS晶体管，且所述高压恒流缓冲电路的所述第一NMOS晶体管为一高电压NMOS晶体管，以减小所述缓冲电路的输出电流因所述工作电压改变所产生的变化。