[发明专利]一种基于BDJ的可数字化波长检测集成电路

摘要

基于BDJ的可数字化波长检测集成电路，由光电流提取电路一、光电流提取电路二、电流支路选择电路、电流输出放大电路、电流电压转换电路、电压比较电路一、电压比较电路二、SR锁存器；掩埋CMOS双PN结光电二极管包含2个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；光电流提取电路一的输入端1a与浅PN结D1阳极相连，输出端与电流支路选择电路的第一输入端相连。

主权项

1.基于BDJ的可数字化波长检测集成电路，由光电流提取电路一(1)、光电流提取电路二(2)、电流支路选择电路(3)、电流输出放大电路(4)、电流电压转换电路(5)、电压比较电路一(6)、电压比较电路二(7)、SR锁存器(8)组成；掩埋CMOS双PN结光电二极管包含两个不同深度位置的PN结，且两PN结共用一个N结，即由浅PN结二极管D1和深PN结二极管D2组成，D1与D2共阴极连接；其中，深PN结D2阳极接地，输出光电流I2，浅PN结D1阳极输出光电流I1，D1与D2阴极输出两个PN结的光电流之和I1+I2；所述光电流提取电路一(1)输入端(1a)与浅PN结D1阳极相连，输出端1b与电流支路选择电路(3)的第一输入端(31a)相连；光电流提取电路一(1)由PMOS管P0、P1、P2、P3和NMOS管N0组成；所述PMOS管P0源极接电源Vdd，栅漏短接，漏极接所述PMOS管P1源极，所述PMOS管P1栅漏短接，漏极与所述PMOS管P2源极相连，所述PMOS管P2栅极与所述PMOS管P3源极相连，所述PMOS管P2漏极连所述NMOS管N0漏极，所述PMOS管P3源极和漏极分别为该光电流提取电路一(1)的输入端(1a)和输出端(1b)，所述NMOS管N0源极接地，栅漏短接，栅极与所述PMOS管P3栅极连接；所述光电流提取电路二(2)的输入端(2a)与D1和D2的阴极相连，光电流提取电路二(2)的输出端(2b)与电流支路选择电路(3)的第二输入端(32a)相连；光电流提取电路二(2)由PMOS管P4、P5、P6、P7、P8、P9以及NMOS管N1、N2组成；所述PMOS管P4源极接电源Vdd，栅漏短接，漏极接所述PMOS管P5源极，所述PMOS管P5栅漏短接，漏极连所述NMOS管N1漏极，所述NMOS管N1源极接地，栅极与所述NMOS管N2源极连接，该光电流提取电路二(2)的输入端(2a)为所述NMOS管N2源极，所述NMOS管N2栅极接所述NMOS管N1漏极，所述NMOS管N2漏极接所述PMOS管P7漏极，所述PMOS管P7栅漏短接，源极接所述PMOS管P6漏极，所述PMOS管P6栅漏短接，源极接电源Vdd，所述PMOS管P8源极接电源Vdd，栅极接所述PMOS管P6栅极，而漏极接所述PMOS管P9源极，所述PMOS管P9栅极接所述PMOS管P7栅极，漏极为该光电流提取电路二(2)的输出端(2b)；所述电流支路选择电路(3)的控制输入端外接控制信号Ctrl，电流支路选择电路(3)的第一输入端31a与光电流提取电路一(1)的输出端(1b)相连，电流支路选择电路(3)的第二输入端(32a)与光电流提取电路二(2)的输出端(2b)相连，电流支路选择电路(3)的输出端3b与电流输出放大电路(4)的输入端(4a)相连；电流支路选择电路(3)由PMOS管P10、P11、P12和NMOS管N3、N4、N5组成；所述PMOS管P10源极接电源Vdd，漏极接所述NMOS管N3漏极，所述NMOS管N3源极接地，栅极接所述PMOS管P10栅极并接输入控制信号Ctrl输入端，所述PMOS管P11栅极接控制信号Ctrl输入端，所述PMOS管P11源极与所述NMOS管N4漏极相连，并作为电流支路选择电路(3)的输入端(31a)，所述PMOS管P11漏极与所述NMOS管N4源极相连，所述NMOS管N4栅极连接所述PMOS管P12栅极，并连接至所述PMOS管P10和所述NMOS管N3漏极，所述PMOS管P12漏极连所述NMOS管N5源极，源极接所述NMOS管N5漏极，并作为电流支路选择电路(3)的第二输入端(32a)，所述NMOS管N5栅极连控制信号Ctrl输入端，所述PMOS管P11和P12的漏极以及所述NMOS管N4和N5的源极相连并作为该电流支路选择电路(3)的输出端3b；所述电流输出放大电路(4)的输入端4a与电流支路选择电路(3)的输出端(3b)相连，电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)分别与电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第三输入端(53a)、第四输入端(54a)相连；电流输出放大电路(4)由PMOS管P13、P14和NMOS管N6、N7、N8、N9组成；所述PMOS管P13源极接电源Vdd，栅漏短接，漏极接所述PMOS管P14源极，所述PMOS管P14栅漏短接，漏极接所述NMOS管N8漏极，所述NMOS管N8栅极接所述NMOS管N6栅极，所述NMOS管N8源极接所述NMOS管N9漏极，所述NMOS管N9栅极接所述NMOS管N7栅极，所述NMOS管N9源极接地，所述NMOS管N6栅漏短接，且漏极作为该电流输出放大电路(4)的输入端(4a)，所述NMOS管N6源极接所述NMOS管N7漏极，所述NMOS管N7栅漏短接，源极接地，所述PMOS管P13、P14和所述NMOS管N8、N9栅极分别作为该电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)；所述电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第三输入端(53a)、第四输入端(54a)分别与电流输出放大电路(4)的第一输出端(41b)、第二输出端(42b)、第三输出端(43b)、第四输出端(44b)相连，电流电压转换电路(5)的第五输入端(55a)和第六输入端(56a)分别与SR锁存器(8)的第二输出端(82b)和第一输出端(81b)相连，电流电压转换电路(5)的第一输出端(51b)、第二输出端(52b)分别连电压比较电路一(6)的第一输入端(61a)、电压比较电路二(7)的第二输入端(72a)；电流电压转换电路(5)由PMOS管P15、P16、P17、P18和NMOS管N10、N11、N12、N13以及电容C0组成；所述PMOS管P15源极接电源Vdd，漏极接所述PMOS管P16源极，所述PMOS管P16漏极接所述NMOS管N12漏极和所述PMOS管P17源极，所述NMOS管N10漏极接所述NMOS管N13源极和所述PMOS管P18漏极，所述NMOS管N10源极接所述NMOS管N11漏极，所述NMOS管N11源极接地，所述NMOS管N12源极与所述PMOS管P17漏极相连，所述NMOS管N12漏极与所述PMOS管P17源极相连，所述NMOS管N13源极与所述PMOS管P18漏极连接，所述NMOS管N13漏极与所述PMOS管P18源极连接，所述NMOS管N12源极、NMOS管N13漏极、PMOS管P17漏极、PMOS管P18源极共连且连接至电容C0一端，且该端口分成两个支路分别作为该电流电压转换电路(5)的第一输出端(51b)和第二输出端(52b)，所述电容C0另一端接地，所述PMOS管P18栅极与所述NMOS管N12栅极相连，所述PMOS管P17栅极与所述NMOS管N13栅极相连，所述PMOS管P15、P16、P17、P18栅极和所述NMOS管N10、N11栅极分别为该电流电压转换电路(5)的第一输入端(51a)、第二输入端(52a)、第五输入端(55a)、第六输入端(56a)、第三输入端(53a)、第四输入端(54a)；所述电压比较电路一(6)的第一输入端61a连电流电压转换电路(5)的第一输出端(51b)，电压比较电路一(6)的第二输入端(62a)输入参考电压HighVoltage，电压比较电路一(6)的输出端(6b)连SR锁存器(8)的第一输入端(81a)；电压比较电路一(6)由PMOS管P19、P20、P21、P22和NMOS管N14、N15、N16、N17、N18组成；所述PMOS管P19源极接电源Vdd，栅漏短接，漏极接所述NMOS管N16漏极，所述NMOS管N16源极接地，栅极接所述NMOS管N17栅极，所述NMOS管N17源极接地，栅极接所述NMOS管N18栅极，漏极接所述NMOS管N14、N15源极，所述NMOS管N18源极接地，漏极接所述PMOS管P22漏极，所述PMOS管P22源极接电源Vdd，栅极接所述NMOS管N15和所述PMOS管P21的漏极，所述NMOS管N14漏极接所述PMOS管P20漏极，源极与所述NMOS管N15源极互接，所述NMOS管N15漏极接所述PMOS管P21漏极，所述PMOS管P21栅极接所述PMOS管P20栅极，源极接电源Vdd，所述PMOS管P20源极接电源，栅漏短接，从所述PMOS管P22和所述NMOS管N18漏极相连处引出端口作为该电压比较电路一(6)的输出端(6b)，所述NMOS管N14、N15栅极分别为该电压比较电路一(6)第一输入端(61a)、第二输入端(62a)；所述电压比较电路二(7)的第一输入端(71a)输入参考电压Low Voltage，第二输入端(72a)连电流电压转换电路(5)的第二输出端(52b)，电压比较电路二(7)的输出端(7b)连SR锁存器(8)的第二输入端(82a)；电压比较电路二(7)由PMOS管P23、P24、P25、P26和NMOS管N19、N20、N21、N22、N23组成；所述PMOS管P23源极接电源Vdd，栅漏短接，漏极接所述NMOS管N21漏极，所述NMOS管N21源极接地，栅极接所述NMOS管N22栅极，所述NMOS管N22源极接地，栅极接NMOS管N23栅极，漏极接所述NMOS管N19、N20源极，所述NMOS管N23源极接地，漏极接所述PMOS管P26漏极，所述PMOS管P26源极接电源Vdd，栅极接所述NMOS管N20和所述PMOS管P25的漏极，所述NMOS管N20漏极接所述PMOS管P25漏极，源极与所述NMOS管N19源极互接，所述NMOS管N19漏极接所述PMOS管P24漏极，所述PMOS管P24栅极接所述PMOS管P25栅极，栅漏短接，源极接电源Vdd，所述PMOS管P25源极接电源，从所述PMOS管P26和所述NMOS管N23漏极相连处引出端口作为该电路模块的输出端(7b)，所述NMOS管N20、N19栅极分别为该电压比较电路二(7)第一输入端(71a)、第二输入端(72a)；所述SR锁存器(8)的第一输入端(81a)、第二输入端(82a)分别与电压比较电路一(6)的输出端(6b)、电压比较电路二(7)的输出端(7b)相连，SR锁存器(8)的第一输出端(81b)、第二输出端(82b)分别与电流电压转换电路(5)第六输入端(56a)、第五输入端(55a)相连；SR锁存器(8)由PMOS管P27、P28、P29、P30和NMOS管N24、N25、N26、N27组成；所述PMOS管P27源极接电源Vdd，栅极为该SR锁存器(8)的第一输入端(81a)，漏极接所述PMOS管P28源极，所述PMOS管P28漏极接所述NMOS管N25漏极并作为该SR锁存器(8)的第一输出端(81b)，所述NMOS管N25源极接地，栅极接所述PMOS管P28栅极，所述NMOS管N24源极接地，漏极接所述PMOS管P28漏极，栅极接所述PMOS管P27栅极，所述PMOS管P29源极接电源Vdd，栅极接所述NMOS管N25漏极和所述NMOS管N26栅极，所述PMOS管P29漏极接所述PMOS管P30源极，所述PMOS管P30栅极为该SR锁存器(8)的第二输入端(82a)，漏极连所述NMOS管N27漏极，所述NMOS管N27源极接地，栅极接所述PMOS管P30栅极，所述NMOS管N26源极接地、漏极接所述PMOS管P30漏极，所述PMOS管P30与所述NMOS管N27漏极引出端口作为该SR锁存器(8)的第二输出端(82b)，同时也为电路输出端Output端。