[发明专利]CMMB中基于校验矩阵的准循环LDPC编码器

摘要

本发明提供了一种CMMB中基于校验矩阵的准循环LDPC编码器，该编码器包括1种后向迭代电路和1个向量与高密度矩阵的乘法器。向量与高密度矩阵的乘法器实现向量与高密度矩阵的乘法运算，后向迭代电路实现后向迭代运算。整个编码过程划分为3级流水线，第一级和第三级使用同种类型的后向迭代电路，第二级使用向量与高密度矩阵的乘法器。本发明提供的CMMB系统中3/4码率准循环LDPC编码器具有结构简单、成本低、吞吐量大等优点。

主权项

一种CMMB中基于校验矩阵的准循环LDPC编码器，3/4码率准循环LDPC码的校验矩阵H是由c×t个b×b阶循环矩阵构成的阵列，其中，c＝9，t＝36，b＝256，e＝t‑c＝27，校验矩阵H通过行列交换变换成近似下三角形状，可划分为6个子矩阵，A是由(c‑u)×e个b×b阶循环矩阵构成，B是由(c‑u)×u个b×b阶循环矩阵构成，下三角矩阵T是由(c‑u)×(c‑u)个b×b阶循环矩阵构成，C是由u×e个b×b阶循环矩阵构成，D是由u×u个b×b阶循环矩阵构成，E是由u×(c‑u)个b×b阶循环矩阵构成，其中，u＝3，Φ＝(ET‑1B+D)‑1是由u×u个b×b阶循环矩阵构成，Φj是由ΦT的第j块列中所有循环矩阵生成多项式构成的u×b阶矩阵，其中，上标T和‑1分别表示转置和逆，1≤j≤u，比H少了些非零循环矩阵，是由c×t个b×b阶循环矩阵Hi,k构成，其中，I是单位矩阵，0是全零矩阵，1≤i≤c，1≤k≤t，i′＝t–c+u+i,t–c+u+1≤i′≤t+u，非零循环矩阵Hi,k相对于b×b阶单位矩阵的循环右移位数是si,k，其中，0≤si,k<b，A和C对应信息向量a，矩阵B和D对应一部分校验向量px，矩阵T和E则对应余下的校验向量py，校验向量p＝(px,py)，XvT＝0，其中，v＝[a px py x]，以b比特为一段，向量v被等分为t+u段，即v＝(v1,v2,…,vt+u)，则px＝(vt–c+1,vt–c+2,…,vt–c+u)，py＝(vt–c+u+1,vt–c+u+2,…,vt+u)，x＝(vt+1,vt+2,…,vt+u)，其特征在于，所述编码器包括以下部件：后向迭代电路，由1个桶形移位器、3个累加器、2个延时器、2个比较器、1个复用器、1块ROM和1块RAM组成，H′中所有非零循环矩阵，即H1,k1、H1,k2、…、H1,kN、H2,k1、H2,k2、…、Hc,kN的块列号和移位数逐块行地存储于ROM中，用于计算向量py和x，其中，1≤k1<k2<…<kN<i′；向量与高密度矩阵的乘法器，由u个查找表L1,L2,…,Lu、2u个b比特寄存器R2,1,R2,2,…,R2,2u和u个b位二输入异或门X2,1,X2,2,…,X2,u组成，用于计算部分校验向量px，查找表L1,L2,…,Lu分别存储可变的u比特向量与固定的矩阵Φ1,Φ2,…,Φu的所有可能乘积。