[发明专利]半导体器件的制造方法在审
| 申请号： | 201710260163.7 | 申请日： | 2017-04-19 |
| 公开（公告）号： | CN107305911A | 公开（公告）日： | 2017-10-31 |
| 发明（设计）人： | 吉田哲也;伊藤哲大;大形公士;青野英树 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L21/762;H01L21/28 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 陈伟,闫剑平 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种半导体器件的制造方法，其用于提高半导体器件的可靠性。在以离子注入的方式向被元件隔离部(STI)包围的半导体衬底(SB)注入阈值控制用的n型杂质的工序中，抗蚀图案(RN1)形成为将形成于元件隔离部(STI)的与SOI层(SL)的边界部的凹陷(DI)覆盖。由此，由于n型杂质未以离子注入的方式被注入至凹陷(DI)，所以在清洗等工序中不会使凹陷(DI)的蚀刻速率加快，能够抑制蚀刻。其结果是，由于能够防止BOX层(BX)变薄，所以能够防止BOX层(BX)的TDDB特性变差。 | ||
| 搜索关键词： | 半导体器件 制造 方法 | ||
【主权项】：
一种半导体器件的制造方法，其特征在于，包括：(a)工序，准备SOI衬底，该SOI衬底具有半导体衬底、所述半导体衬底上的第一绝缘膜及所述第一绝缘膜上的第一半导体层；(b)工序，在所述第一半导体层和所述第一绝缘膜形成了开口部之后，在所述开口部下方的所述半导体衬底形成槽；(c)工序，形成元件隔离部，该元件隔离部由被埋入至所述开口部和所述槽的内部的第二绝缘膜构成；(d)工序，以抗蚀图案作为掩膜，经由所述第一半导体层和所述第一绝缘膜，以离子注入的方式向被所述元件隔离部包围的所述半导体衬底注入第一杂质，在所述半导体衬底形成半导体区域；(e)工序，在去除了所述抗蚀图案之后，在所述第一半导体层上形成栅极绝缘膜；以及(f)工序，在所述栅极绝缘膜上形成栅电极，所述抗蚀图案形成为覆盖所述元件隔离部的上表面及所述元件隔离部与所述第一半导体层的边界。
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