[发明专利]一种多片基于JESD204B协议ADC的同步方法

摘要

本发明公开了一种多片基于JESD204B协议ADC的同步方法，通过对SYSREF(系统参考)信号的调整，其首先保证SYSREF信号与ADC的采样时钟DCLK_ADC满足最佳的建立时间和保持时间，然后调节接收端的本地多帧周期延迟即SYSREF信号到LMFC(本地多帧时钟)上升沿的时间间隔TRXLMFC，做到最坏的链路都能够实现确定性延迟，保证了多片基于JESD204B协议ADC的同步，进而保证了在重复上电或者重新建立链路的时候多片ADC都同步。

主权项

1.一种多片基于JESD204B协议ADC的同步方法，其特征在于，包括以下步骤：(1)、在多片基于JESD204B协议的ADC、作为采样数据接收端的FPGA以及具有能够产生SYSREF即系统参考信号的时钟管理模块构建的数据采集系统中，调节时钟管理模块产生满足要求的ADC采样时钟DCLK_ADC分别输入到各片ADC中，产生满足要求的FPGA参考时钟DCLK_FPGA输入到各片FPGA中，同时，时钟管理模块将其产生的SYSREF信号输入到各片ADC以及各片FPGA中；(2)、配置好各片ADC的寄存器，并使接收到SYSREF信号相对于采样时钟DCLK_ADC的建立时间窗口大于时间阈值T1，保持时间窗口大于时间阈值T2，时间阈值T1、时间阈值T2根据具体的ADC芯片确定；(3)、通过串行SPI协议调节时钟管理模块的内部寄存器，设置SYSREF信号的初始模拟延迟值为0，产生单次的SYSREF信号；(4)、读取各ADC的建立时间错误标志寄存器和保持时间错误标志寄存器的值；(5)、对于任意一片ADC，如果建立时间错误标志寄存器和保持时间错误标志寄存器中至少一个不是“0”即“1”，则通过ADC相应的清零方法对建立时间错误标志寄存器和保持时间错误标志寄存器清零，然后增加SYSREF信号模拟延迟值，并通过串行SPI协议调节时钟管理模块的内部寄存器，重新设置SYSREF信号的模拟延迟值，重新产生单次的SYSREF信号，返回步骤(4)；如果建立时间错误标志寄存器和保持时间错误标志寄存器的值都是“0”，此时表明SYSREF信号与ADC采样时钟DCLK_ADC的建立时间和保持时间都已满足，则跳转到步骤(6)；(6)、求出接收端即FPGA中，SYSREF信号到LMFC即本地多帧时钟上升沿的时间间隔TRXLMFC对应的增量值：时间间隔TRXLMFC对应的增量值首先选择为0，得不到一个同时满足以下公式的N值时，增加时间间隔TRXLMFC对应的增量值，直到得到一个同时满足以下公式的N值；所述的以下公式为：(TTXOUT+TWIRE(max)+TRXIN(max))＜((N+1)×TLMFC‑TTXLMFC+TRXLMFC)(TTXOUT+TWIRE(min)+TRXIN(min))＞(N×TLMFC‑TTXLMFC+TRXLMFC)其中，TTXOUT为发送端即ADC中LMFC上升沿到串行数据输出的时间间隔，TWIRE(max)、TWIRE(min)分别为发送端即ADC到接收端即FPGA的线路延迟最大值和最小值，TRXIN(max)、TRXIN(min)分别为接收端即FPGA接收到串行数据到LMFC上升沿的时间间隔最大和最小值，TLMFC为本地多帧时钟的周期，TTXLMFC为发送端即ADC中SYSREF信号到LMFC上升沿之间的时间间隔；(7)、将步骤(6)得到的时间间隔TRXLMFC对应的增量值发送到接收端FPGA中LMFC延迟寄存器，这样就保证了链路的确定性延迟，进而实现了多片基于JESD204B协议ADC的同步。