[发明专利]基于非易失性存储器的FPGA BRAM架构与设计方法

摘要

本发明提出了基于非易失性存储器的FPGA BRAM架构与设计方法，输入benchmark基准电路和架构细节描述；将benchmark基准电路编译成RTL级电路，对RTL级电路进行逻辑综合生成门级电路，对门级电路优化的过程中，对去掉RTL级电路中的冗余连线的映射；打包，将优化后的门级电路打包成逻辑块；基于工具VTR7.0利用SA算法对生成的逻辑块进行最优位置的布置；布线，基于工具VTR7.0对生成的逻辑块进行连线，在对逻辑块布线之后，得到benchmark基准电路的关键路径延迟和总线长度；对关键路径延迟和总线长度进行性能评估，输出最小关键路径延迟和最短总线长度。

主权项

1.基于非易失性存储器的FPGA BRAM架构设计方法，其特征是，包括如下步骤：步骤(1)：输入benchmark基准电路和架构细节描述，架构细节描述指的是k6_frac_N10_mem32K_40nm.xml对Altera Stratix IV GX设备FPGA底层硬件的描述；所述架构细节描述包括：选择线ADD₁₀连接第一三极管和第二三极管；选择线ADD_0‑9连接第一软比特soft‑bit和第二软比特soft‑bit；输入引脚Din[1:0]通过第一继电器连接第一软比特soft‑bit，输入引脚Din[1:0]通过第二继电器连接第二软比特soft‑bit，输入引脚Din[1:0]通过第三继电器连接第一硬比特hard‑bit，输入引脚Din[1:0]通过第四继电器连接第二硬比特hard‑bit；写使能端Wen连接到第一硬比特hard‑bit和第二硬比特hard‑bit；第一软比特soft‑bit连接第一三极管，第一硬比特hard‑bit连接第一三极管；第二软比特soft‑bit连接第二三极管，第二硬比特hard‑bit连接第二三极管；第一三极管和第二三极管均与输出引脚Dout[1：0]连接；具体工作步骤为：步骤1.1)在选择线ADD₁₀输入为高电平时，选通第一继电器和第三继电器激活软比特soft‑bit，且使能有效写使能端Wen，选择线ADD_0‑9根据需要选择第一存储单元或第二存储单元，输入引脚Din[1:0]往存储单元里面写数据，如果选择线ADD₁₀等于1，选择线ADD₁₀选择往存储单元的软比特soft‑bit写数据；如果选择线ADD₁₀等于0，选择线ADD₁₀选择往存储单元的硬比特hard‑bit写数据；步骤1.2)在选择线ADD₁₀输入为低电平时选通第二继电器和第四继电器激活硬比特hard‑bit，且使能有效写使能端Wen，选择线ADD_0‑9选择第一硬比特hard‑bit和第二硬比特hard‑bit，输入引脚Din[1:0]往第一硬比特hard‑bit和第二硬比特hard‑bit里面写数据，第一硬比特hard‑bit和第二硬比特hard‑bit里面的数据根据需要进行输出；步骤(2)：逻辑综合和优化：将benchmark基准电路编译成RTL级电路，对RTL级电路进行逻辑综合生成门级电路，对门级电路优化的过程中，对去掉RTL级电路中的冗余连线的映射；步骤(3)：打包，将步骤(2)优化后的门级电路打包成逻辑块，包括：步骤3.1)：随机产生SLC状态或MLC状态的BRAM存储器；步骤3.2)：将查找表LUT打包成逻辑簇CLB，依据逻辑簇与逻辑簇之间的连接关系，逻辑簇与BRAM存储器的连接关系，逻辑簇和I/O的连接关系生成逻辑簇的网表文件.net；步骤(4)：布局，基于工具VTR7.0利用SA算法对步骤(3)生成的逻辑块进行最优位置的布置；步骤(5)：布线，基于工具VTR7.0对步骤(3)生成的逻辑块进行连线，在对逻辑块布线之后，得到benchmark基准电路的关键路径延迟和总线长度；包括：步骤5.1)：对关键路径延迟和总线长度进行代价评估，得到cost；步骤5.2)：按照SA算法，给出代价初始解cost'，然后进行迭代；步骤5.3)：对代价cost和cost'进行做差，如果差值小于零或者e^{(‑Δcost/T)}>rand(0,1)，则T是SA的退火表的值，然后进入步骤5.4)；如果差值大于零，就跳到步骤5.5)；Δcos t＝cos t‑cos t'；步骤5.4)：记录当前打包布局布线状态，将cost'赋值给cost，执行步骤5.5)；步骤5.5)：依据SA退火表，更新温度T；步骤5.6)：当cost变化量Δcost在设定范围内时退出迭代，输出根据当前记录的打包布局布线状态得到关键路径延迟和总线长度；进入步骤(6)；当cost变化量Δcost在设定范围之外，产生一个基于SLC或MLC状态的BRAM临近解，然后返回步骤(3.2)；步骤(6)：性能评估；对步骤(5)的关键路径延迟和总线长度进行性能评估，输出最小关键路径延迟和最短总线长度。