[发明专利]一种运算放大器

摘要

本发明公开了一种运算放大器，包括输入级电路、偏置电路及输出级电路，所述输入级电路包括差分输入模块、第一及第二增益自举模块，所述偏置电路包括偏置模块和共模反馈模块，所述输出级电路包括差分转单端模块；共模反馈模块为差分输入模块提供一个偏置电压，且具有共模反馈功能，反馈信号通过控制差分输入模块的尾电流源来消除失调电压，差分转单端模块将输入级电路输出的两个差分信号反相叠加后以单端口输出。本发明能有效提高运算放大器的增益。

主权项

一种运算放大器，其特征在于，包括输入级电路、偏置电路及输出级电路；所述输入级电路包括差分输入模块(15)、第一及第二增益自举模块(13、14)，所述偏置电路包括偏置模块(11)和共模反馈模块(12)，所述输出级电路包括差分转单端模块(16)；偏置模块(11)的输出信号包括偏置电压节点Bias1及偏置电压节点Bias2；共模反馈模块(12)的输出信号包括偏置电压节点Bias3；第一增益自举模块(13)的信号包括正相输入端IN1+、反相输入端IN1‑、正相输出端OUT1+和反相输出端OUT1‑；第二增益自举模块(14)的输入信号包括正相输入端IN2+和反相输入端IN2‑，其输出信号包括正相输出端OUT2+和反相输出端OUT2‑；差分输入模块(15)的输入信号包括正相输入端IN+和反相输入端IN‑，输出信号包括正相输出端OUT+和反相输出端OUT‑；所述偏置模块(11)由第一晶体管(M1)、第二晶体管(M2)及第三晶体管(M3)构成，所述第一晶体管(M1)的漏极及栅极与电源端VDD连接，所述第一晶体管(M1)的源极分别与第二晶体管(M2)的漏极和栅极连接，并作为偏置电压节点Bias2；所述第二晶体管(M2)的源极分别与第三晶体管(M3)的漏极及栅极连接，并作为偏置电压节点Bias1，所述第三晶体管(M3)的源极与接地端GND连接；所述共模反馈模块(12)由第四晶体管(M4)、第五晶体管(M5)及第六晶体管(M6)构成，所述第四晶体管(M4)及第五晶体管(M5)的漏极均与电源端VDD连接，所述第四晶体管的源极及第五晶体管(M5)的源极分别与第六晶体管(M6)的漏极连接，所述第六晶体管(M6)的栅极与第六晶体管(M6)的漏极连接，并作为偏置电压节点Bias3，其源极与接地端GND相连，所述第四晶体管(M4)的栅极与差分输入模块的正相输出端OUT+连接，所述第五晶体管(M5)的栅极与差分输入模块的反相输出端OUT‑连接；所述第一增益自举模块(13)由第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)及第二十晶体管(M20)构成；所述第十六晶体管(M16)的栅极及漏极均与电源端VDD连接，其源极与第十八晶体管(M18)的漏极连接，所述第十八晶体管(M18)的漏极作为第一增益自举模块的正相输出端OUT1+，其栅极与差分输入模块的反相输出端OUT‑相连，所述第十八晶体管(M18)的源极与第十九晶体管(M19)的源极均与第二十晶体管(M20)的漏极连接，第十九晶体管(M19)的漏极作为第一增益自举模块的反相输出端OUT1‑，第十九晶体管(M19)的栅极与差分输入模块的正相输出端OUT+相连，所述第二十晶体管(M20)的栅极与偏置电压节点Bias1连接，所述第二十晶体管(M20)的源极与接地端GND连接；所述第二增益自举模块(14)由第二十一晶体管(M21)、第二十二晶体管(M22)、第二十三晶体管(M23)、第二十四晶体管(M24)及第二十五晶体管(M25)构成；第二十一晶体管(M21)的栅极以及漏极均与电源端VDD相连，其源极与第二十三晶体管(M23)的漏极相连作为第二增益自举模块的正相输出端OUT2+，第二十二晶体管(M22)的栅极和漏极均与电源端VDD相连，其源极与第二十四晶体管(M24)的漏极相连，并作为第二增益自举模块反相输出端OUT2‑，其栅极与差分输入模块的正相输出端OUT+相连，所述第二十三晶体管(M23)的栅极与差分输入模块的反相输出端OUT‑相连，所述第二十五晶体管(M25)的漏极分别与第二十三晶体管(M23)及第二十四晶体管(M24)的源极连接，第二十五晶体管(M25)的栅极与偏置模块的偏置电压节点Bias1相连，所述第二十五晶体管(M25)的源极与接地端GND连接；所述差分输入模块由第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)及第十五晶体管(M15)构成；所述第七晶体管(M7)的漏极与电源端VDD相连，其栅极与第一增益自举模块的反相输出端OUT1‑相连，其源极与第八晶体管(M8)的漏极相连，所述第八晶体管(M8)的栅极与第二增益自举模块的反相输出端OUT2‑相连，其源极与第九晶体管(M9)的漏极相连，第九晶体管(M9)的漏极作为差分输入模块的反相输出端OUT‑，其栅极与偏置模块的偏置电压节点Bias2相连，所述第九晶体管(M9)的源极与第十晶体管(M10)的漏极连接，第十晶体管(M10)的栅极作为差分输入模块的正相输入端IN+，第十晶体管(M10)的源极与第十一晶体管(M11)的漏极均与第十五晶体管(M15)的源极连接，第十一晶体管(M11)的栅极与共模反馈模块的偏置电压节点Bias3相连，第十一晶体管(M11)的源极与接地端GND连接，所述第十五晶体管(M15)的栅极作为差分输入模块的反相输入端IN‑，所述第十五晶体管(M15)的漏极与第十四晶体管(M14)的源极连接，第十四晶体管(M14)的漏极作为差分输入模块的正相输出端OUT+，其栅极与偏置模块的偏置电压节点Bias2相连，所述第十四晶体管(M14)的漏极与第十三晶体管(M13)的源极连接，第十二晶体管(M12)的漏极与电源端VDD相连，其栅极与第一增益自举模块的正相输出端OUT1+相连，其源极与第十三晶体管(M13)的漏极相连；第十三晶体管(M13)的栅极与第二增益自举模块的正相输出端OUT2+相连；所述差分转单端模块由第二十六晶体管(M26)、第二十七晶体管(M27)、第二十八晶体管(M28)及第二十九晶体管(M29)构成，第二十六晶体管(M26)的漏极与电源端VDD相连，其栅极与差分输入模块的正相输出端OUT+相连，其源极与第二十七晶体管(M27)的漏极相连；第二十七晶体管(M27)的栅极与其漏极相连，其源极与接地端GND相连；第二十八晶体管(M28)的漏极与电源端VDD相连，其栅极与差分输入模块的反相输出端OUT‑相连，其源极与第二十九晶体管(M29)的漏极相连，并作为整个运算放大器的输出端OUT；第二十九晶体管(M29)的栅极与第二十七晶体管(M27)的漏极相连，其源极与接地端GND相连。