[发明专利]半导体器件的制造方法有效

专利信息
申请号: 201710356005.1 申请日: 2017-05-19
公开(公告)号: CN107464784B 公开(公告)日: 2022-12-06
发明(设计)人: 槙山秀树 申请(专利权)人: 瑞萨电子株式会社
主分类号: H01L21/84 分类号: H01L21/84;H01L27/12
代理公司: 北京市金杜律师事务所 11256 代理人: 陈伟;王娟娟
地址: 日本*** 国省代码: 暂无信息
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摘要: 发明公开了半导体器件的制造方法,其目的在于提高半导体器件的可靠性。在该方法中,准备衬底,在半导体衬底(SB)上层叠绝缘层(BX)、半导体层(SM)和绝缘膜(ZM1),在沟槽(TR)内埋设有元件隔离区域(ST)。除去体区域(1B)的绝缘膜后,使用第一蚀刻液除去体区域的半导体层,然后使用与第一蚀刻液不同的第二蚀刻液使SOI区域(1A)的绝缘膜和体区域的绝缘层变薄。对SOI区域的半导体衬底离子注入杂质后,除去SOI区域的绝缘膜和体区域的绝缘层。第一蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对半导体层的蚀刻速度小,第二蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对绝缘膜和绝缘层的蚀刻速度大。
搜索关键词: 半导体器件 制造 方法
【主权项】:
一种半导体器件的制造方法,其特征在于,包括:(a)工序,准备衬底,该衬底具有半导体衬底、所述半导体衬底上的绝缘层、所述绝缘层上的半导体层、所述半导体层上的第一绝缘膜、将所述第一绝缘膜、所述半导体层以及所述绝缘层贯穿而到达所述半导体衬底的沟槽、埋设在所述沟槽内的元件隔离区域;(b)工序,在所述(a)工序后,通过蚀刻来除去所述衬底的第一区域的所述第一绝缘膜而使所述第一区域的所述半导体层露出,并使所述衬底的与所述第一区域不同的第二区域的所述第一绝缘膜留下来;(c)工序,在所述(b)工序后,通过蚀刻来除去所述第一区域的所述半导体层而使所述第一区域的所述绝缘层露出;(d)工序,在所述(c)工序后,对所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜进行蚀刻,使所述第一区域的所述绝缘层的厚度和所述第二区域的所述第一绝缘膜的厚度变薄;(e)工序,在所述(d)工序后,对所述第二区域的所述半导体衬底离子注入杂质,来形成第一半导体区域;(f)工序,在所述(e)工序后,通过蚀刻来除去所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜,使所述第一区域的所述半导体衬底和所述第二区域的所述半导体层露出;以及(g)工序,在所述(f)工序后,在所述第一区域的所述半导体衬底上形成第一晶体管,在所述第二区域的所述半导体层上形成第二晶体管,所述绝缘层、所述第一绝缘膜和所述元件隔离区域由相同材料构成,在所述(c)工序中,使用第一蚀刻液,通过湿法蚀刻来除去所述第一区域的所述半导体层,在所述(d)工序中,使用与所述第一蚀刻液不同的第二蚀刻液,对所述第一区域的所述绝缘层和所述第二区域的所述第一绝缘膜进行湿法蚀刻,使用了所述第一蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度,比使用了所述第一蚀刻液时的所述半导体层的蚀刻速度小,使用了所述第二蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度,比使用了所述第一蚀刻液时的所述第一绝缘膜以及所述绝缘层的蚀刻速度大。
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