[发明专利]一种应用于JPEG2000的Tier1接口设计方法

摘要

本发明涉及一种应用于JPEG2000的Tier1接口设计方法，设置三个MQ编码器，在BPC编码器输出之前根据通道属性对混在在一起的上下文判决对CXD进行区分，被分开的上下文判决对CXD将根据各自的通道属性，并行的进入对应的接口，分别输入到3个MQ编码器；每个编码器单独进行一种编码通道的上下文判决对CXD编码工作；BPC编码器产生的上下文判决对CXD是不连续的，多个有效值之间会夹杂一部分无效值，设计一种重排电路来对输出的上下文判决对CXD重新排序，将上下文判决对CXD当中的有效值与无效值区分开。

主权项

一种应用于JPEG2000的Tier1接口设计方法，其特征在于，设置三个MQ编码器，在BPC编码器输出之前根据通道属性对混在在一起的上下文判决对CXD进行区分，被分开的上下文判决对CXD将根据各自的通道属性，并行的进入对应的接口，分别输入到3个MQ编码器；每个编码器单独进行一种编码通道的上下文判决对CXD编码工作；BPC编码器产生的上下文判决对CXD是不连续的，多个有效值之间会夹杂一部分无效值，设计一种重排电路来对输出的上下文判决对CXD重新排序，将上下文判决对CXD当中的有效值与无效值区分开；接口工作流程如下：(1)BPC编码器产生的上下文判决对CXD根据其自身所带的通道属性被分成重要性通道、幅度细化通道、清除通道三组；(2)上下文判决对CXD根据各自通道属性进入对应的重排电路，以向量阵列的形式输出；重排电路包括多个重排单元，有效上下文判决对CXD集中在一起，占据低位向量，优先输出，无效的上下文判决对CXD被清零，同时放到高位向量处，以免影响后续MQ编码的处理；(3)输出的上下文判决对CXD向量阵列进入异步并入串出FIFO部分，首先进入Write_FIFO写控制模块，该模块具有两个功能：A.产生后面FIFO组所需要的写数据和写信号：Write_FIFO模块当中的写数据个数与FIFO组当中的FIFO数目一致且一一对应，写信号的位宽与写数据的个数一致，其每一位表示对应的写数据是否有数据写入；Write_FIFO模块设置一个写指针；当前进入模块的上下文判决对CXD成功写入对应的多个写数据之后，写指针将指向下一个空的写数据，接下来进入模块的上下文判决对CXD就将从写指针指向的空的写数据开始写入，写信号也随之产生；B.产生BPC编码器的使能控制信号：当剩余的空FIFO数目充足时，位平面编码器的使能信号保持高电平，位平面编码器持续工作，当空的FIFO数目小于当前产生的有效CXD数目的时候，Write_FIFO模块会将位平面编码的使能信号拉低，从而暂停位平面编码器的工作，防止FIFO溢出；(4)每个写数据被写入FIFO组的对定FIFO当中；(5)Read_FIFO读控制模块采用循环取数的方式，每个时钟周期从FIFO组取出一个上下文判决对CXD输出给MQ编码器。