[发明专利]基于阻变存储器三维交叉阵列的卷积、池化和激活电路有效
| 申请号： | 201710402866.9 | 申请日： | 2017-06-01 |
| 公开（公告）号： | CN107368889B | 公开（公告）日： | 2019-08-23 |
| 发明（设计）人： | 康晋锋;董镇;黄鹏;刘晓彦;刘力锋 | 申请（专利权）人： | 北京大学 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G11C13/00 |
| 代理公司： | 北京辰权知识产权代理有限公司 11619 | 代理人： | 陈亚琴 |
| 地址： | 100871*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，包括：卷积级，其包括阻变存储器三维交叉阵列；层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。能够降低功耗、减小电路的平面占位面积。 | ||
| 搜索关键词： | 基于 存储器 三维 交叉 阵列 卷积 激活 电路 | ||
【主权项】：
1.一种基于阻变存储器三维交叉阵列的卷积、池化和激活电路，其特征在于，包括：卷积级，其包括阻变存储器三维交叉阵列，阻变存储器三维交叉阵列包括沿竖直方向布置的M个阻变存储器单元二维阵列水平层，每个阻变存储器单元二维阵列水平层包括按照行列方式布置的P行乘N列个阻变存储器单元，M个阻变存储器单元二维阵列水平层中相同水平位置的阻变存储器单元共用柱状电极，其中，每个阻变存储器单元的柱状电极作为像素输入端，且M个阻变存储器单元二维阵列水平层中的每个阻变存储器单元列对应的像素集合为相同的二维输入图像中的部分区域的待卷积像素集合，每个阻变存储器单元二维阵列水平层中的各阻变存储器单元列对应相同的输入端，使用相同的卷积核，每个阻变存储器单元二维阵列水平层中的每个阻变存储器单元列的共用电极作为层卷积和输出端；层池化级，其包括N个层池化级输入端、层求和电路和层池化级输出端，N个层池化级输入端连接至同一水平层中的N个层卷积和输出端，层求和电路对N个层卷积和进行求和并将求和结果作为池化结果输出至层池化级输出端；层激活级，其包括层激活级输入端、层比较电路和层激活级输出端，层激活级输入端连接至层池化级输出端，层比较电路对池化结果和参考电平进行比较，在池化结果大于参考电平时通过层激活级输出端输出池化结果，否则输出0电平。
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